JPS6022324A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6022324A JPS6022324A JP13137483A JP13137483A JPS6022324A JP S6022324 A JPS6022324 A JP S6022324A JP 13137483 A JP13137483 A JP 13137483A JP 13137483 A JP13137483 A JP 13137483A JP S6022324 A JPS6022324 A JP S6022324A
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- JP
- Japan
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- layer
- wiring
- region
- semiconductor device
- metal
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、製造歩留シおよび信頼性を向上できる半導
体装置に関する。
体装置に関する。
近年、半導体集積回路の高密度化、高集積化に伴なって
、ペレットサイズが大形化し、樹脂封止等のパッケージ
ング時、あるいはシステムに組込んだ状態での熱的なス
トレスによって発生する歪や応力によシ、ペレットクラ
ック、パッシベーション膜クラック、および金属配線層
のずれ等が生じ易くなシ、歩留シおよび信頼性の低下が
大きな問題となっている。
、ペレットサイズが大形化し、樹脂封止等のパッケージ
ング時、あるいはシステムに組込んだ状態での熱的なス
トレスによって発生する歪や応力によシ、ペレットクラ
ック、パッシベーション膜クラック、および金属配線層
のずれ等が生じ易くなシ、歩留シおよび信頼性の低下が
大きな問題となっている。
第１図は、従来のＭＯ８型半導体装置の基本１ｆ４成を
示している。図において、１１はｎ形の半導体基板で、
この半導体基板１１の一表面領域内にはｐ十形の不純物
領域１２１＋７２２が形成され、上記半導体基板１１の
表面上には熱酸化膜１３が選択的に形成されている。上
記半導体基板１１上には、層間絶縁層（ドープドＣＶＤ
層あるいは５ＩＯ２膜）１４が選択的に形成され、この
層間絶縁層１４上にはアルミニウム等から成る金属配線
層１５が形成される。さらに、上記金属配線層１５上お
よび層間絶縁層１４上には、これらを保護するノ母ッシ
ペーション層１６が形成されている。
示している。図において、１１はｎ形の半導体基板で、
この半導体基板１１の一表面領域内にはｐ十形の不純物
領域１２１＋７２２が形成され、上記半導体基板１１の
表面上には熱酸化膜１３が選択的に形成されている。上
記半導体基板１１上には、層間絶縁層（ドープドＣＶＤ
層あるいは５ＩＯ２膜）１４が選択的に形成され、この
層間絶縁層１４上にはアルミニウム等から成る金属配線
層１５が形成される。さらに、上記金属配線層１５上お
よび層間絶縁層１４上には、これらを保護するノ母ッシ
ペーション層１６が形成されている。
上記第１図を模式的に表わすと第２図に示すようになる
。図において、前記第１図に対応する部分に同じ符号を
付す。すなわち、素子が形成された半導体基体１０上に
ＭＡ間絶縁層１４および金属配線層Ｉ５が順次積層形成
され、これラヲノヤッシペーション層１６で被覆した構
成となっている。なお、１７はがンディングパッドであ
る。
。図において、前記第１図に対応する部分に同じ符号を
付す。すなわち、素子が形成された半導体基体１０上に
ＭＡ間絶縁層１４および金属配線層Ｉ５が順次積層形成
され、これラヲノヤッシペーション層１６で被覆した構
成となっている。なお、１７はがンディングパッドであ
る。
しかし、上記のような構成では、層間絶縁層１４上に形
成した金ＩＪ４配線層１５によシ、パッシベーション層
１６に大きな凹凸（段差）が生じ、外囲器（樹脂）への
封止の原、あるいはシステムに組込まれた状態での熱ス
トレスによる歪や応力が上記段差部に寒中し易く、これ
によって前述したペレットクラック、ノクッシペーショ
ン朕クラック、および金属配線層のずれ等が生ずる欠点
がある。
成した金ＩＪ４配線層１５によシ、パッシベーション層
１６に大きな凹凸（段差）が生じ、外囲器（樹脂）への
封止の原、あるいはシステムに組込まれた状態での熱ス
トレスによる歪や応力が上記段差部に寒中し易く、これ
によって前述したペレットクラック、ノクッシペーショ
ン朕クラック、および金属配線層のずれ等が生ずる欠点
がある。
この発明は上記のような事情に鑑みてなされたもので、
その目自勺とするところは、ペレットクラック、パッシ
ベーション膜クラック、および金属配線層のずれ等を低
減でき、製品歩留シおよびイδ頼性を向上できるすぐれ
た半導体装置を提供することである。
その目自勺とするところは、ペレットクラック、パッシ
ベーション膜クラック、および金属配線層のずれ等を低
減でき、製品歩留シおよびイδ頼性を向上できるすぐれ
た半導体装置を提供することである。
すなわち、この発明においては、素子の形成された半導
体基体上に層間絶縁層を形成し、この層間絶縁層に上記
素子の金属配線層を埋設して上記金属配線層上および上
記層間絶縁層上にノやツシペーション層を被覆形成する
ことによシ、パッシベーション層の凹凸（段差）を少な
くするように構成したものである。
体基体上に層間絶縁層を形成し、この層間絶縁層に上記
素子の金属配線層を埋設して上記金属配線層上および上
記層間絶縁層上にノやツシペーション層を被覆形成する
ことによシ、パッシベーション層の凹凸（段差）を少な
くするように構成したものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図において、前記第１図あるいは第２図と同
一構成部には同じ符号を付してその説明は省略する。す
なわち、金属配線層１５を層間絶縁層１４に埋設したも
ので、以下に記すようにして形成する。まず、素子形成
の終了した半導体基体１０上に、ＣＶＤ法によ砂層間絶
縁層１４を形成する。この層間絶縁層１４の厚みは、絶
縁層として必要な厚さよシも金属配線層１５の分だけ厚
く設定する。次に、上記層間絶縁層１４におけるコンタ
クト領域Ａおよび配線領域Ｂにドライエツチングを施す
。
する。第３図において、前記第１図あるいは第２図と同
一構成部には同じ符号を付してその説明は省略する。す
なわち、金属配線層１５を層間絶縁層１４に埋設したも
ので、以下に記すようにして形成する。まず、素子形成
の終了した半導体基体１０上に、ＣＶＤ法によ砂層間絶
縁層１４を形成する。この層間絶縁層１４の厚みは、絶
縁層として必要な厚さよシも金属配線層１５の分だけ厚
く設定する。次に、上記層間絶縁層１４におけるコンタ
クト領域Ａおよび配線領域Ｂにドライエツチングを施す
。
次に、上記配線領域Ｂにエツチング保護膜を被覆し、コ
ンタクト領域Ａにさらに選択的にドライエツチングを行
なって開口を形成してコンタクトホールとする。次に、
上記配線領域Ｂに設けたエツチング保護膜を除去して、
層間絶縁層１４上に配線用金属（たとえばアルミニウム
）を蒸着する。その後、配線およびコンタクト領域を除
いて上記蒸漸した配線用金属層をエツチングして除去す
る。そして、上記層間絶縁層Ｊ４および金属配線層１５
上にパッシベーション層１６を形成する。
ンタクト領域Ａにさらに選択的にドライエツチングを行
なって開口を形成してコンタクトホールとする。次に、
上記配線領域Ｂに設けたエツチング保護膜を除去して、
層間絶縁層１４上に配線用金属（たとえばアルミニウム
）を蒸着する。その後、配線およびコンタクト領域を除
いて上記蒸漸した配線用金属層をエツチングして除去す
る。そして、上記層間絶縁層Ｊ４および金属配線層１５
上にパッシベーション層１６を形成する。
上記第３図の半導体装置を模式的に表わすと第４図に示
すようになる。図において、上記第５３図に対応する部
分に同じ符号を付す。このような構成によれば、ペレッ
ト表面の段差を最小限に抑えることができ、外囲器への
封止時およびシステムへの組′込み後に発生する熱的ス
トレスによる歪や応力の寒中を抑制できるのでペレット
クラック、パッシベーション膜クラック、および配線用
金属層のずれ等を防止でき、製品歩留シおよび信頼性を
向上できる。また、ペレット表面の段差を少なくするこ
とにょシ、パッシベーション膜を蒸着した後の欠陥を減
少でき、樹脂封止型半導体装置の弱点である耐湿性の向
上をも計る仁とができる。
すようになる。図において、上記第５３図に対応する部
分に同じ符号を付す。このような構成によれば、ペレッ
ト表面の段差を最小限に抑えることができ、外囲器への
封止時およびシステムへの組′込み後に発生する熱的ス
トレスによる歪や応力の寒中を抑制できるのでペレット
クラック、パッシベーション膜クラック、および配線用
金属層のずれ等を防止でき、製品歩留シおよび信頼性を
向上できる。また、ペレット表面の段差を少なくするこ
とにょシ、パッシベーション膜を蒸着した後の欠陥を減
少でき、樹脂封止型半導体装置の弱点である耐湿性の向
上をも計る仁とができる。
第５図は、温度サイクルテストによるノ４ ツシペーシ
ョン層クラックと金属配線層のずれの発生率を示してい
る。図示するように、本発明による半導体装置は、従来
のものに比べてペレット面積の増大による不良発生率が
低減している。
ョン層クラックと金属配線層のずれの発生率を示してい
る。図示するように、本発明による半導体装置は、従来
のものに比べてペレット面積の増大による不良発生率が
低減している。
なお、温度サイクルテストの温度設定は、−５５℃〜＋
１５０℃の範囲である。
１５０℃の範囲である。
第６図は、この発明の他の実施例を示すもので、がンデ
ィングノＪ？ッド１７を層間絶縁層１４上に設けたもの
である。このようｆｘ構成においては、ホンディングミ
４ツド１７の近傍に歪や応力の集中が生ずるが、従来の
ものに比べてその割合は少なく、ポンディング時の半導
体装置に対するダメージを低減できる。
ィングノＪ？ッド１７を層間絶縁層１４上に設けたもの
である。このようｆｘ構成においては、ホンディングミ
４ツド１７の近傍に歪や応力の集中が生ずるが、従来の
ものに比べてその割合は少なく、ポンディング時の半導
体装置に対するダメージを低減できる。
以上説明したようにこの発明によれば、ベレットクラッ
ク、パッシベーション展クラック、および金属配線層の
ずれ等音低減でき、製品歩留シおよび信頼性を向上でき
るすぐれた半導体装置が得られる。
ク、パッシベーション展クラック、および金属配線層の
ずれ等音低減でき、製品歩留シおよび信頼性を向上でき
るすぐれた半導体装置が得られる。
第１図は従来の半導体装置を説明するための断面構成図
、第２図は上記第１図の半導体装置を模式的に示す図、
第３図はこの発明の一実施例に係る半導体装置の断面構
成図、第４図は上記第３図の半導体装置を模式的に示す
図、第５図は従来およびこの発明の一実施例に係る半導
体装置の温度サイクルテストの結果を示す図、第６図は
この発明の他の実施例を模式的に示す図である。 １０・・・半導体基体、１４・・・層間絶縁層、１５・
・・金属配線層、１６・・・パッシベーション層。
、第２図は上記第１図の半導体装置を模式的に示す図、
第３図はこの発明の一実施例に係る半導体装置の断面構
成図、第４図は上記第３図の半導体装置を模式的に示す
図、第５図は従来およびこの発明の一実施例に係る半導
体装置の温度サイクルテストの結果を示す図、第６図は
この発明の他の実施例を模式的に示す図である。 １０・・・半導体基体、１４・・・層間絶縁層、１５・
・・金属配線層、１６・・・パッシベーション層。
Claims (1)
- 素子の形成された半導体基体と、この半導体基体上に形
成される層間絶縁ｊＯと、この層間絶縁層に埋設される
上記素子の金属配線層と、この金属配線層上および上記
層間絶縁層上に形成されるパッシベーション層とを具備
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13137483A JPH067549B2 (ja) | 1983-07-19 | 1983-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13137483A JPH067549B2 (ja) | 1983-07-19 | 1983-07-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022324A true JPS6022324A (ja) | 1985-02-04 |
| JPH067549B2 JPH067549B2 (ja) | 1994-01-26 |
Family
ID=15056442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13137483A Expired - Lifetime JPH067549B2 (ja) | 1983-07-19 | 1983-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067549B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229858A (ja) * | 1986-02-21 | 1987-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63244859A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0371630U (ja) * | 1989-11-17 | 1991-07-19 | ||
| JP2005051091A (ja) * | 2003-07-30 | 2005-02-24 | Nec Kansai Ltd | 縦型電界効果トランジスタ及びその製造方法 |
-
1983
- 1983-07-19 JP JP13137483A patent/JPH067549B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229858A (ja) * | 1986-02-21 | 1987-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63244859A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0371630U (ja) * | 1989-11-17 | 1991-07-19 | ||
| JP2005051091A (ja) * | 2003-07-30 | 2005-02-24 | Nec Kansai Ltd | 縦型電界効果トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067549B2 (ja) | 1994-01-26 |
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