JPS60217591A

JPS60217591A - 記憶回路

Info

Publication number: JPS60217591A
Application number: JP60009041A
Authority: JP
Inventors: Atsuo Hotta; 堀田　厚生; Yukio Kato; 行男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-01-23
Filing date: 1985-01-23
Publication date: 1985-10-31
Also published as: JPS6242358B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は記憶回路に関するものである。特に、半導体集
積回路に適した記憶回路に関するものである。

バイポーラトランジスタを用いたメモリセルとして第１
図に示すような構成が知られている。同図のメモリセル
は電流切替型のものであり、２本のデータラインＬＤＩ
、ＬＤＯにエミッタ力を接続される読み出し用トランジ
スタＱｌ、ＱＯ１情報保持用トランジスタＱｌ’、ＱＯ
’、負荷抵抗ＲＣＩ。

ＲＣＯ１情報保持電流ＩＳＴを流す定電流回路５及び、
ワードラインＸ１とＱｌ、ＱＯのコレクタとの間に接続
されたスピードアップ用のショットキバリアダイオード
あるいは通常のｐｎ接合ダイオードＤＩ　、ＤＯとから
成る。上記のメそリセルの抵抗ＲＣＩ、ＲＣＯとダイオ
ードＤＩ、Ｄｏの共通接続点はワードラインＸ１を介し
てワードライン駆動用のトランジスタＱＸ１に接続され
、トランジスタＱｌ’、ＱＯ’の共通接続点は保持電流
ＩＳＴを流す定電流回路５に接続されている。上記のデ
ータラインＬＤＩ　、ＬＤＯには読み出し電流ＩＲを流
すだめの定電流源回路３，４と、電圧ＶＲＥＦを受げる
駆動回路（トランジスタＱＳ１゜抵抗Ｒ１）、（トラン
ジスタＱＳＯ，，抵抗ＲＯ）とが接続されている。

上記の回路において、情報は、情報保持用トランジスタ
Ｑｌ’又はＱＯ’のいずれか一方がオン状態となってい
ることにより保持されている。定電流回路５は上記トラ
ンジスタＱｌ’又はＱＯ’に保持電流ＩＳＴを供給する
。情報保持期間において、ワードラインＸ１の電位が、
トランジスタＱＸＩによって低レベルとされており、ト
ランジスタＱｌ。

ＱＯのベース電位は駆動回路のトランジスタＱＳＩ。

ＱＳＯのベース電位よりも低くなっている。その結果、
トランジスタＱｌ、ＱＯはオフ状態にある。

情報の読み出し時においては、メモリセルのオン状態に
あるトランジスタＱｌ’又はＱＯ’のベース電位が駆動
回路のトランジスタＱＳＩ及びＱＳＯのベース電位より
も高くなり、しかもオフ状態にあるトランジスタＱＯ’
又はＱｌ’のベース電位が上記トランジスタＱＳＩ、Ｑ
ＳＯのベース電位よりも低くなるように、ワードライン
Ｘ１の電位が高レベルとされる。その結果、メモリセル
のトランジスタＱ１又はＱＯのいずれか一方がオン状態
となる。定電流回路３の電流ＩＲはメモリセルの記憶内
容にしたがってトランジスタＱＳＩか又はトランジスタ
Ｑ１に流れ、同様に定電流回路４の電流はトランジスタ
ＱＯかＱＳＯに流れる。その結果、トランジスタＱＳＩ
又はＱＳＯのコレクタ抵抗Ｒ１又はＲＯには、メモリセ
ルの記憶内容にしたがった電圧が生じる。

情報の書き込み時においては、書き込み情報にしたがっ
てトランジスタＱＳＩとＱＳＯの相互のベース電位に電
位差が設定される。この電位差により、定電流回路３又
は４の電流ＩＲが、トランジスタＱ１又はＱＯに流れ、
その一方を強制的にオン状態とする。

本メモリセルは、ダイオードＤＯ１Ｄ１がトランジスタ
Ｑｌ、ＱＯのコレクタ電位をクランプするので、読出電
流ＩＲを大きくすることができ、高速の読出し、書込を
行なうことができる事、および、読出しがメモリセルの
トランジスタのエミッタを介して行なわれるので、セン
スを電流切換製回路で構成でき、’　Ｅ　ＣＬ　（Ｅｍ
ｉｔｔｅｒ　ＣｏｕｐｌｅｄＬｏｇｉｃ　）回路との適
合性がよい事、などの利点があるため、現在、バイポー
ラＲＡＭのメモリセ、ルとして広く使われている。

現在、広く使用されている高速のバイポーラ・メモリと
しては、１チツプあたりの集積度が１，０２４ビツト以
下のものが大部分であるが、計算機の記憶装置の大容量
化にともない、１チツプあたり４．０９６ビツト以上の
バイポーラ・メモリの必要性が増して来た。第１図に示
す従来のメモリセルを４，０９６ピツト以上のメモリと
して用いる場合には、次のような問題が生ずる。半導体
集積回路装置（ＩＣ）の１チツプあたりの集積度を上げ
る場合、１チツプあたりの消費電力を従来と同じくして
（通常、例えば約５００ｍＷ／チップである）集積度を
上げるのが通常である。これは、ｌチップを収納するＩ
Ｃパッケージは通常シュアル・イン・ラインの１４乃至
１８ビンのものが用いられるため、１チツプあたりの許
容消費電力が限られるためである。

したがって、高集積化にあたっては全体としての消費電
力は従来とほぼ同じ値にするのが通常である。そのため
、メモリ回路のピットあたりの消費電力は下げなければ
ならない。第１図のメモリセルをＩＫビット（１，０２
４ビツト）／チップのメモリに用いる時は、保持電流Ｉ
ＳＴは例えば２５μ八〜５０μＡ／ビツトの値とされ、
１，０２４ビット全体では、約２５ｍＡ〜５０ｍＡの値
となる。この値を一定に保って、４，０９６ビツト／チ
ツグのメモリを実現すると、１ビツトあたりの保持電流
は６μＡ〜１２μＡあるいはそれ以下が必要とされる。

このように保持電流を減少する場合、メモリセルのトラ
ンジスタＱｌ、ＱＯに適切な保持動作電位を与えるため
に、そのコレクタ抵抗ＲＣＩ、ＲＣＯの抵抗値を高抵抗
値、例えば１００にΩ程度の値にすることが要求される
。

しかしながら、上記の回路を上記のように保持電流を減
少させることによって大集積化しようとする場合は、次
に説明するように情報の読み出しが困難となる。

例、ｔば、メモリセルのトランジスタＱＯ′カオン状態
、Ｑｌ’がオフ状態にあり、ＱＯを通して情報の読み出
しを行なうものとする。このときの、読み出し電流ＩＲ
を０．５ｍＡ、ｈランジスタＱＯの電流増巾率ｈＦＥを
５０とすると、トランジスタＱＯのベース電流は１０／
ｊＡ（＝０．５ｍＡ／ｓｏ）となる。このベース電流は
、ＬＯＯＫΩのコレクタ抵抗ＲＣＩに電圧降下を起させ
、その結果、トランジスタＱＯのベース電位を低下させ
る。もしも、ダイオードＤ１がなければ抵抗ＲＣＩに１
Ｖもの電圧降下が生じてしまうが、ダイオードＤ１があ
るので、その順方向電圧と一致する０、８■の電圧降下
を生じる。したがって、節点ＶＣＩの電位は、ＶＣ１＝
ＶＸ１−０．８　（Ｖ）となる。一方、オンしているトランジスタＱＯのコレク
タ電位■ＣＯは、ダイオードＤｏでクランプされるため
、ｖｃｏ＝ｖｘｉ−ｏ、ｓ　（ｖ）となり、ＶＣ１″＝ＶＣＯとなる。すなわちＱＯがオン
しているものとすると、Ｑｌもオンしていることになっ
てしまう。その結果、メモリセルの内容を破壊させずに
、読出電流ＩＲをすべてＱＯから流すようには設計でき
ないことになってしまう。

ＩＫビット・メモリの場合には、ＲＣＩの値は、１５に
Ω程度なので、ＶＣ１＝ＶＸ１−０．１５　（Ｖ）ＶＣＯ＝ＶＸ１−０．８　（Ｖ）となり、ＶＣＩ）ＶＣＯなので、正常な読出しが可能と
なる。

以上のことから判るように、第１図に示す従来のメモリ
セルは、クランプ・ダイオードｐＯ２Ｄ１の働きにより
、読出電流を大きくできるという長所を持ちながら、保
持電流をある程度以下にして、ビット容量の大きいもの
を設計すると読出電流を大きくとれないという欠点を生
じてしまう。

バイポーラＲＡＭのメモリセルとしては、例えば米国登
録特許３，５０５，５７３号に示されているものが公知
である。

本発明の目的は、保持電流を小さくし、コレクタ抵抗を
大館＜シても、読出電流が太ぎくとれる改良されたメモ
リセルを提供することにある。

以下に本発明を図を参照し乍ら詳細に説明する。

本発明の一実施例のメモリセル回路を第２図に示す。

第２図のメモリセル回路が第１図の従来のメモリセルと
異なる点は、コレクタ抵抗ＲＣＯ，ＲＣ１と並列に、ｐ
ｎｐ）ランジスタＱ２．Ｑ３’Ｙ付加している点にある
。このｐ　ｎ　ｐ　）−ランジスタの付加により保持電
流を小さくして、かつ、読出電流を大きく設計すること
が可能となる。そ嬶理由は次の通りである。

今、トランジスタＱＯがオンしており、このトランジス
タＱＯからデータラインＬＤＯに読出電流ＩＲが流れる
ものとする。こい場合、コレクタ抵抗ＲＣＯが大きく、
また読出電流ＩＲも太ぎいので、コレクタ抵抗ＲＣＯの
両端子間の電位差はクランプ・ダイオードＤＯの順方向
電圧、例えば０．８■を越えようとする。その結果、ク
ランプ・ダイオードＤＯが働き、ＶＸＩ−ＶＣＯ中０．
８■となるようクランプ動作を行なう。一方、トランジ
スタＱ３は、そのベース−エミッタ間電圧が上記の抵抗
ＲＣＯの端子間電圧０，８■となるのでオン状態となる
。このときのトランジスタＱ３のコレクタ電流は抵抗Ｒ
ＣＩと並列に流れる。したがって、ＱＯに供給されるベ
ース電流は、ＲＣＩを通る電流とＱ３のコレクタ電流と
の和の電流となり、ＲＣＩ両端の電位差は著しく減少す
る。したがって、読出電流ＩＲを大きくとっても、（Ｖ
ＸＩ−ＶＣＩ）の電位差は小さくでき、所期の目的が果
せる。

第２図のメモリセル回路において、ダイオードＤｘの１
願方向とトランジスタＱ２のベース彎エミッタ間の順方
向とが同じであり、同様にダイオードＤＯとトランジス
タＱ３のベース・エミッタ間の順方向と同じである。し
たがって、第２図の回路からクランプ・ダイオードＤｏ
、ＤＩを取り去ることかできる。第３図のメモリセル回
路では、触車したクランプ・ダイオードを使用しない。

第３図において、第２図のクランプ・ダイオードＤｏ　
、Ｄｉの働きはそれぞれ、トランジスタＱ３およびＱ２
のエミッタ・ベースＰＮ接合が代りに行なう。

従来、メモリセルとして、第３図のメモリセル回路から
、抵抗ＲＣＯ，ＲＣＩを取り去ったものが、提案されて
いるが、特性が、トランジスタのエミッタ接地電流増巾
率ｈＦＫに大きく左右されるなどの理由により、実用化
が困難であった。第３図のメモリセル回路ではコレクタ
抵抗ＲＣＯ。

ＲＣＩが存在するため、動作の安定性が得られている。

半導体集積回路のメモリにおいては、ｌチップ上に多数
のビットを集積する時、メモリセル回路の素子数が多く
、それに応じてチップでの占有面積が大きくなると、チ
ップ・サイズの増大および、製造原価の上昇を招く。第
２図および第３図に示すメモリセル回路は第１図のメモ
リセル回路に対して、ｐｎｐ）ランジスタを付加した構
成になっているがこのｐｎｐ）ランジスタは次に説明す
るように抵抗ＲＣＯ，ＲＣＩと一体構造として形成でき
る。その結果、第２図および第３図のメモリセル回路の
占有面積は第１図の従来型メモリセルの占有面積とほぼ
等しくできる。

第４図人に示すのは、第１図に示す従来型メモリセルの
半分の回路である。この回路の２個をお互いに、Ｃ端子
とＢ端子を接続し合い、また、Ｘ端子同志、ＥＳＴ端子
同志を結ぶことにより、第１図に示す１個のメモリセル
が形成できる。第４図Ｂに示すのは、同図への回路を酸
化膜絶縁型の半導体集積回路（以後ＩＣと略称する）と
して構成した場合の断面図を示す。Ｎ”ＢＬはＮ型の埋
込層であり、Ｎ型のエピタキシャル層（Ｎ−ＥＰ）とと
もにトランジスタＱＯ，ＱＯ’のコレクタとなる。２つ
のエミッタＥＳＴ　、ＥＲの近傍のＰ＋層はＱＯ，ＱＯ
’のベースとして働き、ベースの取り出し口がＢである
。Ｂ端子とＸ端子間のＰ＋層はコレクタ抵抗ＲＣＩとし
て働く。ダイオードＤ０は、Ｘ端子直下のＰ　層間のダ
イオードを利用する。このように、メモリセルの構成素
子を１体構造として、形成することにより、メモリセル
の占有面積を小さくできる。なお、コレクタ端子Ｃは第
４図Ｂには図示していないが、Ｎ”ＢＬ層に接続される
Ｎ型の高濃度層により、チップ表面に取り出される。

第５図人ないし第７図りは、第２図および第３図に示し
たメモリセル回路を構成する実施例のＩＣの図面である
。第７図りのａ　−ａ’視断面を示す第５図Ｂの単位構
成は、第５図人に示すように、第２図および第３図のメ
モリセル回路の構成素子の半分を含んでいる。

すなわち、第５図Ｂにおいて、低比抵抗Ｎ型埋込ＡＮ　
ＢＬおよび高比抵抗Ｎｕエピタキシャル層Ｎ−ＥＰがＱ
Ｏ，Ｑ、０’のコレクタを成し、それはまた、ＰＮＰ）
ランジスタＱ３のベースとしても働く。Ｘ端子につなが
るＰ＋領域とＢ端子につながるＰ＋領域は、高抵抗ＲＣ
Ｉを形成しているＰ−領域で接続している。また、Ｘ端
子、Ｂ端子につながる両Ｐ＋領域は、ＰＮＰ　）ランジ
スタＱ３のそれぞれエミッタおよびコレクタとして働く
。また、ダイオードＤｏはＸ端子につなかるＰ領域とＮ
−ＥＰ領領域で形成されるが、これは実質的に、トラン
ジスタＱ３のベース・エミッタ間接合によって構成され
る。

第７図人ないしＤは、それぞれ一対の単位構成から成る
複数個のメモリセルが配列しているＩＣのパターン図で
ある。単位構成ＵＩＩＯとＵｌｌｌとが対を構成し、同
様にＵ１２０とＵ　１２１　、Ｕ２１０とＵ２１１　、
Ｕ２２０とＵ２２１とがそれぞれ対を構成している。

第７図人の平面図では、実線で各単位構成の半導体接合
パターンだけを示している。同図で、第５図Ｂと同符号
は、同じ半導体領域であることを示す。

第７図Ｂの部分展開平面図では、実線で各単位構成の半
導体領域上の薄い酸化膜４′に形成されたコンタクトホ
ールのパターンを示す。すなわち第５図Ｂの電極ＥＳＴ
、ＥＲ，Ｂ、Ｘ及びＣのために、コンタクトホール１３
ないし１７が設けられている。なお第７図Ｂで、コレク
タ領域７の側面は第５図Ｂからも明らかなように厚い酸
化膜が配置しており、この厚い酸化膜は薄い酸化膜にコ
ンタクト孔を形成する場合でも残る。そのため、同図Ｂ
のようにコレクタ領域７を越えるコンタクト孔１７の部
分が有っても差しつかえない。なお、第７図人の半導体
領域のパターンを同図Ｂの上側では破線で示し、右下側
の展開部分では実線で示した。

第７図Ｃの部分展開平面図では、配線パターンと、電極
を覆う酸化膜１１に設けられたスルーホールのパターン
とを示している。同図Ｃの上側の一点鎖線及び右下側の
展開部の実線は配線パターンを示し、上側の実線はコン
タクト孔を示す。各配線により、単位構成Ｕ１２０の電
極Ｂ、Ｘ、Ｃと単位構成Ｕ１２１の電極Ｃ，Ｘ、Ｂとが
それぞれ対応して接続される。同様に単位構成Ｕ２２０
とＵ２２１との相互が接続される。単位構成Ｕ１２１と
Ｕ２２１の電極ＥＲは配線ＬＤ１２に接続され、同様に
Ｕ１２０とＵ２２０の電極は配線ＬＤＯ２に接続される
。

第７図りの部分展開平面図では、第２層目の配線パター
ンを示す。配線ＶＸＩは、スルーホール２０を介して単
位構成Ｕ１２０とＵ１２１の電極Ｘに接続し、配線１２
は、スルーホール１８゜１９を介してそれぞれ単位構成
Ｕ１２０とＵ１２１の電極ＥＳＴに接続する。

単位構成ＵＩＩＯとＵｌｌｌのメモリセルとＵ１２０と
Ｕ１２１のメモリセルとは同じ所に配置し、Ｕ１２０と
Ｕ１２１のメモリセルとＵ２２０とＵ２２１のメモリセ
ルとは同じ列に配置している。同じ行のメモリセルは、
ワードラインＶＸＩに共通に接続し、同じ行のメモリセ
ルは、データラインＬＤＩ　２　、ＬＤＯ２にそれぞれ
共通に接続する。

上記の実施例のＩＣは、前記のように酸化膜分離技術に
よってつくられる。

そのために−先ずＰ型シリコン単結晶基板１を用意し、
その表面に、Ｎ型不純物としてアンチモンを選択拡散し
、低比抵抗のＮ型埋込層を形成する。次にその表面全体
にシリコンエピタキシャル層を形成する。このエピタキ
シャル層上に選択的にＳｉ、Ｎ４からなる耐酸化マスク
を形成する。酸化雰囲気中で加熱するととＫより、厚い
選択酸化膜を形成する。耐酸化マスクを除去した後、露
出したエピタキシャル層表面に熱酸化により薄い酸化膜
を形成する。Ｐ型領域５，６（第５図Ｂ）を形成する部
分上に開孔を持つホトレジスト膜を上記エピタキシャル
と層を含む基板上に形成し、このホトレジスト膜を不純
物イオン打ち込みのためのマスクとする。上記のホトレ
ジスト膜の開孔から、上記の薄い酸化膜を介して、エピ
タキシャル層に、硼素をイオン打ち込みする。

上記レジスト膜を除去し、基板表面全面に、低濃度で硼
素イオンを打ち込む。その結果、Ｐ型領域５と６の間の
エピタキシャル層表面にはこれらの領域５，６と速続す
る高抵抗領域１０が形成される。

基板表面にＣＶＤ法によりシリコン酸化膜な形成し、次
にホトエツチングによりコレクタコンタクト領域とする
エピタキシャル層７′上の上記酸化膜を除去する。この
層７′にＮ型不純物として燐を拡散する。

エミッタ領域８．９（第５図Ｂ、第７図Ａ）を形成する
部分上の酸化膜を選択除去し、その開孔からＰ型ベース
領域５の表面に砒素を拡散することＫよりエミッタ領域
８，９を形成する。

酸化膜にコンタクト孔１３〜１７（第７図Ｂ）を開け、
厚さ１μのアルミニウム配線・電極を形成する（第７図
Ｃ）。

上記電極を含む基板全面にＣＶＤ法によりシリコン酸化
膜１１を形成し、この酸化膜１１にコンタクト孔１８〜
１９（第７図Ｃ）を形成する。

第２層目のアルミニウム配線ＶＸＩ　、ＶＸ２　。

１２を形成する（第７図Ｄ）ことにより完成する。

第５図Ｂより明らかなごとく、高抵抗ＲＣＩ。

ＰＮＰ　）ランジスタＱ３およびダイオードＤｏは一体
構造として形成でき、第４図人の高抵抗ＲＣＩ。

およびダイオードＤｏと比較して、占有面積が増大して
いないことは明白である。このよ５Ｋｔ、て本発明のメ
モリセル回路は従来型メモリセル回路に比し、特性はす
ぐれており、それにも拘らず占有面積ははぼ等しいとい
う利点を有する。

第８図に示すのは、本発明に基ずく記憶回路の他の実施
例の回路図である。この実施例は第２図の記憶回１路に
おいて、トランジスタＱ２およびＱ３のペース・エミッ
タ間に、コンデンｔｃ２゜Ｃ３を設けたものに相当する
。このコンデンサＣ２、Ｃ３を設けることにより、ワー
ド線ＶＸＩの変化に対し、コレクタ電位ｖＣｏあるいは
ＶＣＩを高速に応答させることが可能となり、回路の高
速化およびメモリセルの動作余裕の増大が期待できる。

本記憶回路を半導体集積回路として構成した場合の実施
例の断面図を第９図ないし第１１図にそれぞれ示す。い
ずれの場合にも、コンデンサＣ２およびＣ３をＰＮＰト
ランジスタＱ２およびＱ３のベース・エミッタ間接合容
量として形成し、その接合容量を大きくするように構成
したものである。

第９図の実施例は、Ｎ型心電型の址込層として、Ｎ”　
Ｂ　Ｌ（１１とＮ”ＢＬ１２１とを設けている。Ｎ”Ｂ
Ｌ！ｌ）を構成するための導電法定形不純物には拡散係
数の小さい砒素（Ａｓ　）もしくはアンチモン（ｓｂ）
を用い、Ｎ”ＢＬ（２１には拡散係数の大きいリン（Ｐ
）を用いる。このような不純物の相違によら、選択酸化
時、エミッタ拡散時等のその後の熱処理により、Ｎ”Ｂ
Ｌ（２１のリンはシリコン基板及びエピタキシャル層に
速く拡散する。その結果Ｎ”ＢＬ（２１が、Ｘ端子につ
ながるＰ＋層と接触することになり、このＮ”ＢＬ（２
＋とＰ＋層６との間に大きい接合容ｉＣ３が構成される
ことになる。

第１０図の実施例は、Ｘ端子につなかるＰ　層６をＢ端
子につながるＰ＋層より接合深さを深くして形成し、Ｎ
”ＢＬ層と接触させている。

第１１図の実施例は、コンデンサ形成用の別のＰ＋層Ｐ
　”　＋２１を設け、それをＸ端子につながるＰ＋層お
よびＮ”ＢＬ層と接触するように形成することにより、
コンデンサを形成している。

次に、本発明の第２の要点について述べる。

第１２図は、第５図人のメそリセルの高抵抗ＲＣＩとト
ランジスタＱ３の部分を取り出して示したものである。

同図Ａは回路図を示し、同図Ｂは同図Ａを集積化したも
のであり、高抵抗とトランジスタを一体構造として小さ
い占有面積で構成している。本一体構造が、本発明の第
２の要点１へ第１２図ＡＫ示す素子のＥ−Ｃ間の等価抵
抗はトランジスタＱＯのエミッタあるいはコレクタから
キャリヤ注入が行なわれない場合は、ＲＯの値を示すが
、たとえばエミッタからのキャリヤ注入が行なわれると
、著しく低い値となる。これを図示すると同図Ｃのよう
になる。すなわち、第１２図Ｂの半導体装置は可変抵抗
器として用いることができ、しかも占有面積が小さいの
で、半導体集積回路に適している。

本可変抵抗装置の応用例を次圧水す。

第１３図はメモリ回路の一部である。トランジスタＱ５
〜Ｑ８はメモリセル行のドライバ回路であり、入力信号
ＩＯ，１１の両者が低にベルであると、Ｑ５．Ｑ６の共
通コレクタ点Ｘ１は高レベルとなり、トランジスタＱ８
はメモリセル行を駆動１選択する。入力信号ＩＯ，ＩＩ
のいずれか、または、両者が高レベルの時には、Ｘ１点
の電位は低レベルであり、Ｑ８はメモリセル行を低いレ
ベルにとどめ、非選択の状態におく。すなわち、トラン
ジスタＱ５　、Ｑ６　、Ｑ７は、入力ＩＯ。

１１のデコードを行なう。メモリ回路が多数ピットを集
積する場合には、メモリセル１個に流れる電流をＩＣＥ
ＬＬとして、ｎ個のセルに流れるｎ・ＩＣＥＬＬがドラ
イバＱ８に流れる。したがって、Ｑ８のベースにはＱ８
の順方向電流増巾率をｈＦＥとするとｎ−Ｉ　ＣＥ　Ｌ
　Ｌ　／　ｈ　ＦＩＣなる電流が流れる。このペース電
流は比較的大きい抵抗Ｒ１を流れるので、Ｒ１の両端に
電位差を生じ、しかもこの値は大きい。この電位差は、
トランジスタＱ８のｈＦＥＫよってばらつき、Ｘ１点の
電位がばらつくことになる。その結果、メモリ回路の動
作余裕が減少する。

上記対策として考案されたのが、第１４図のドライバ回
路である。抵抗Ｒ１にＰＮＰ　）ランジスタＱ９が並列
に結線されており、そのベースを抵抗Ｒ２とトランジス
タＱ７のコレクタで駆動することにより、Ｘ１点が高レ
ベルになった時、Ｑ７に工１の電流が流れ、点Ａ７の電
位は低レベルとなり、Ｒ２と工１の値を適当に選んでお
けば、Ｑ９をオンさせるようにできる。そうすると、Ｒ
１を流れる電流はＱ９を分流することになり、Ｒ１の両
端で見た等価インピーダンスは著しく小さくなり、Ｑ８
のペース電流にもとすく、Ｘ１点の高レベルの電位降下
は小さなものとなる。

第１４図のドライバ回路はＱ７．Ｒ１，Ｑ９を第１５図
のごとく１体構造として形成すれば、占有面積は小さく
でき、大集積化に適している。

第１６図に示すのは第１４図に示すドライノ（回路の変
形であり、Ｑ９のベースを駆動する抵抗Ｒ２に並列にＰ
ＮＰ　）ランジスタＱＩＯを設けており、Ａ７点を低レ
ベルから高レベルへ変化させる時Ｒ２だけでなくＱＩ　
Ｏを通じてＱ９のペース中の蓄積電荷を除くので、高速
のスイッチングが期待できる。しかしながら、第１６図
の回路では、Ｘ１点の電位が低くなる時、トランジスタ
ＱＩＯペース・エミッタダイオードがクランプ・ダイオ
ードとして働くので、約０．８ボルト以下にはならない
ので、Ｘ１点の振巾については、制限がある。

第１４図、第１６図の回路は、メモリセル回路のドライ
バとしての例を示したが、通常の電流切換型ロジック回
路として、広く使えることは言うまでもない。その例を
第１７図に示す。

この時、Ｒ９０１，Ｑ９０３およびＱ９０２を一体構造
として、あるいはＲ９０２，Ｑ９０４およびＱ９０２を
一体構造として形成できることは今までの説明で明らか
である。

第１８図に示すのは、第１７図の回路の変形であり、ト
ランジスタＱ９０３．Ｑ９０４のエミッタ電流増巾率を
小さくし、トランジスタ動作をさせない極限の場合であ
り、Ｑ９０３．Ｑ９０４はダイオードＤ１００１．Ｄ１
００２となる。本回路は、抵抗Ｒ１００１，Ｒ１００２
の両端から見たインピーダンスは可変とはならないが、
ダイオードＤ１００Ｉ　、Ｄ１００２のクランプ効果は
、トランジスタのＱ１００Ｉ　、Ｑ１００２の飽和を防
ぎ、高速のスイッチングを可能とする。本回路も、Ｒ１
００Ｉ　、ＤｌｏｏＩおよびＱ１００２は一体構造とし
て、またＲ１００２．Ｄ１００２およびＱＩ　Ｏ０１を
一体構造として形成できる。

【図面の簡単な説明】

第１図は従来のメモリ回路の回路図、第２図。第３図はそれぞれ実施例のメモリ回路の回路図、第４図
人は第１図のメモリ回路の半分を構成する回路の回路図
、第４図Ｂは同図人の回路をＩＣ化したときの断面図、
第一５図Ａは第２図および第３図のメモリ回路の半分を
構成する回路の回路図、第５図Ｂは同図Ａの回路をＩＣ
化したときの断面図、第６図は第５図ＢのＩＣの製造途
中における断面図、第７図人ないし第７図りはメモリ回
路を構成するＩＣを説明するための平面図、第８図は他
の実施例のメモリ回路の回路図、第９図、第１０図及び
第１１図はそれぞれ第９図の回路をＩＣ’化したときの
断面図、第１２図Ａは可変インピーダンス回路の回路図
、第１２図Ｂは同図Ａの回路をＩＣ化したときの断面図
、第１２図Ｃは同図Ａの回路の特性曲線図、第１３図は
メモリ回路の一部の回路図、第１４図は他の実施例のメ
モリ回路の回路図、第１５図は第１４図の回路をＩＣ化
したときの断面図、第１６図は他の実施例のメモリ回路
の回路図、第１７図、第１８図はそれぞれ実施例の電流
切替回路の回路図である。ＤＩ、ＤＯ・・・クランプ・ダイオード、ＲＣＩ。ＲＣＯ・・・抵抗、Ｑｌ　、　Ｑｌ’、　ＱＯ、ＱＯ’
、　Ｑ２　。Ｑ３・・・トランジスタ、ＶＸＩ・・・ワードライン、
ＬＤＩ　、ＬＤＯ・・・データライン、ＩＳＴ・・・保
持電流。第　１　図第　２　図第　３　図第　４　図Ａ第　４　図Ｂ第　５　図Ａｔｄ？第　５　図Ｂ第　６　図第　７　図Ａ第　７　図Ｂ第　７　図Ｃ第　７　図　り第　８　図第　９　図第１０図第１１図ｆ”’Ｃ１）第１２図Ａｅθ 第　１２図６第　１２　図　Ｃへ−ス（Ｂ）エミ・ツク（た）傾１り１「第１３図第１４図（ｂ）第１５図夕？第１６図第１７図第１８図

Claims

【特許請求の範囲】

１．１対のトランジスタの一方のベースト他方のコレク
タを互いに接続し、各トランジスタのコレクタとワード
ラインとの間にそれぞれ負荷手段を設けてなるメモリセ
ルな有する記憶回路において、その負荷手段は、それぞ
れ制御端子をもち、その制御端子への信号レベルによっ
てインピーダンスが変化されるインピーダンス手段であ
り、その制御端子を、それぞれその負荷手段を接続した
トランジスタと対をなす上記トランジスタのコレクタに
接続してなることを特徴とする記憶回路。２、上記負荷手段は、その制御端子にベースが結合され
たトランジスタと、上記制御端子とワードラインとの間
に設けられた容ｔｉ子とを有することを特徴とする特許
請求の範囲第１項記載の記憶回路。３　上記負荷手段のトランジスタ【ヤ、上記１対のトラ
ンジスタと異なる導電型し川・ランジスタにより構成さ
れ、そのエミッタは、上記ワードラインに結合され、そ
のコレクタは、上記１対のトランジスタのうち、その負
荷手段を接続したトランジスタのコレクタに結合されて
いることを特徴とする特許請求の範囲第２項記載の記憶
回路。以下余白