JPS60217451A - プロセツサ呼出し方式 - Google Patents
プロセツサ呼出し方式Info
- Publication number
- JPS60217451A JPS60217451A JP7344684A JP7344684A JPS60217451A JP S60217451 A JPS60217451 A JP S60217451A JP 7344684 A JP7344684 A JP 7344684A JP 7344684 A JP7344684 A JP 7344684A JP S60217451 A JPS60217451 A JP S60217451A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- processor
- address
- signal line
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野
本発明は命令体系の異なった複数のプロセッサからなる
情報処理システムにおける密結合のプロセッサ呼出し方
式に関する。
情報処理システムにおける密結合のプロセッサ呼出し方
式に関する。
（２）従来技術
近年の情報処理システムの分散化にともない。
使用目的に適した専用プロセッサをいくつか組み合わせ
てシステム全体の構成を最適化する方式がとられている
０例えばシステムを演９．専用プロセ、すとシステム制
御ブロセ、すとから構成し、前者にはユーザーの科学演
算ジョブを受け持たせ、後者にはシステム資源の管理、
入出力管理、ファイル管理およびジョブ管理を受け持た
せることができる。このシステムでは、それぞれのプロ
セッサの命令体系は、その使用口２的に合わせた最適の
もので構成されるため、異なったものとなる。この結果
、ある特定のプロセ、すでしか走行できないプログラム
が出てくる。一方、両方のプロセッサで共通な命令を使
用しているプログラムはどちらのプロセッサでも走行で
き、ジョブの形態に応じて、自由にプロセッサを指示す
ることができる。
てシステム全体の構成を最適化する方式がとられている
０例えばシステムを演９．専用プロセ、すとシステム制
御ブロセ、すとから構成し、前者にはユーザーの科学演
算ジョブを受け持たせ、後者にはシステム資源の管理、
入出力管理、ファイル管理およびジョブ管理を受け持た
せることができる。このシステムでは、それぞれのプロ
セッサの命令体系は、その使用口２的に合わせた最適の
もので構成されるため、異なったものとなる。この結果
、ある特定のプロセ、すでしか走行できないプログラム
が出てくる。一方、両方のプロセッサで共通な命令を使
用しているプログラムはどちらのプロセッサでも走行で
き、ジョブの形態に応じて、自由にプロセッサを指示す
ることができる。
情報処理システムで運用されるジョブは通常。
種々のプログラムの集合体でアシ、１つのメインプログ
ラムと、メインプロゲラＡから呼び出される複数のサブ
プログラム（またはサブルーチン）から構成されている
・一般にこれらのプログラムはフォートラン（ＦＯＲＴ
ＲＡＮ）、コボル（Ｃ０ＢＯＬ） 等の高級言語でコー
ディングされており、ソースプログラムと呼ばれる。ソ
ースプログラム群はコンパイル処理を通して、オブジェ
クトプログラム群に変換される。さらに。
ラムと、メインプロゲラＡから呼び出される複数のサブ
プログラム（またはサブルーチン）から構成されている
・一般にこれらのプログラムはフォートラン（ＦＯＲＴ
ＲＡＮ）、コボル（Ｃ０ＢＯＬ） 等の高級言語でコー
ディングされており、ソースプログラムと呼ばれる。ソ
ースプログラム群はコンパイル処理を通して、オブジェ
クトプログラム群に変換される。さらに。
オブジェクトプログラム群はリンカによってジョブとし
て結合され計算機で走行可能な機械語からなるロードモ
ジュールに変換される。上記コンパイル処理において、
サブルーチン呼出しは一般に分岐命令に変換されるが、
分岐先アドレスはコンパイル段階では未解決として保留
される。この未解決アドレスはリンク処理によって解決
され、サブルーチンの先頭アドレスが割付けられる。
て結合され計算機で走行可能な機械語からなるロードモ
ジュールに変換される。上記コンパイル処理において、
サブルーチン呼出しは一般に分岐命令に変換されるが、
分岐先アドレスはコンパイル段階では未解決として保留
される。この未解決アドレスはリンク処理によって解決
され、サブルーチンの先頭アドレスが割付けられる。
従来、複数のプロセッサで走行可能なサブプログラムを
メインプログラムが呼び出す場合。
メインプログラムが呼び出す場合。
ユーザーがソースプログラム上で走行すべきプロセッサ
を指示しなければならず、システムとしての柔軟性に欠
は名という欠点がある。
を指示しなければならず、システムとしての柔軟性に欠
は名という欠点がある。
さらに、ジョブ実行時にサブルーチン呼出しが自プロセ
ッサに対するものが、他プロセツサに対するものかを解
決しようとすると、呼出し処理専用のソフトウェアモジ
ー−ルが必要トなシ、一旦そのソフトウェアモジュール
への分岐を実行し、そこからさらに自プロセッサ内のサ
ブルーチンまたは他プロセツサ内のサブルーチン呼出し
を行うことになシ、性能が低下するという欠点がある。
ッサに対するものが、他プロセツサに対するものかを解
決しようとすると、呼出し処理専用のソフトウェアモジ
ー−ルが必要トなシ、一旦そのソフトウェアモジュール
への分岐を実行し、そこからさらに自プロセッサ内のサ
ブルーチンまたは他プロセツサ内のサブルーチン呼出し
を行うことになシ、性能が低下するという欠点がある。
（３） 発明の目的
不発明の目的は、上述の欠点を除去するため。
複数のプロセッサのうちどのプロセッサで走行するかを
ユーザーが指示せず、リンク処理時にリンカが自由に走
行プロセッサを指示できるような柔軟性を持っだプ日セ
ッサ呼出し方式を提供することにある。
ユーザーが指示せず、リンク処理時にリンカが自由に走
行プロセッサを指示できるような柔軟性を持っだプ日セ
ッサ呼出し方式を提供することにある。
本発明のもう一つの目的は１分岐命令が間接的なソフト
ウェアモジュールを介さずに直接サブルーチン呼出しを
行えるような高速呼出し機構を提供することにある。
ウェアモジュールを介さずに直接サブルーチン呼出しを
行えるような高速呼出し機構を提供することにある。
（４）発明の構成
本発明におけるプロセッサ呼出方式は、特定のプロセッ
サ上で実行されるメインプログラムと、このメインプロ
グラムから呼出され、上記特定のプロセッサまたは他の
プロセッサ上で実行されるサブプログラムと、前記メイ
ンプログラムから前記サブプログラムを呼出すための分
岐命令と、この分岐命令で指定された分岐条件が成立し
、かつ分岐先アドレス中の特定ビットが他プロセツサの
呼出しを指示しているとき、前記サブプログラムを呼出
すための割込を発生する手段とを含むことを特徴とする
。
サ上で実行されるメインプログラムと、このメインプロ
グラムから呼出され、上記特定のプロセッサまたは他の
プロセッサ上で実行されるサブプログラムと、前記メイ
ンプログラムから前記サブプログラムを呼出すための分
岐命令と、この分岐命令で指定された分岐条件が成立し
、かつ分岐先アドレス中の特定ビットが他プロセツサの
呼出しを指示しているとき、前記サブプログラムを呼出
すための割込を発生する手段とを含むことを特徴とする
。
（６）発明の実施例
次に不発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明による方式が適用されるシ
ステム構成の一例は、システムの制御を行う制御プロセ
ッサ１．ユーザージョブを実行する演算プロセッサ２１
周辺装置群６を制御す゛る入出カプロセッサ３．主記憶
装置５．これら制御プロセッサｌ、演算プロセッサ２．
入出カプロセッサ３および主記憶装置５を相互接続する
スイッチ制御装置４がら構成されている。
ステム構成の一例は、システムの制御を行う制御プロセ
ッサ１．ユーザージョブを実行する演算プロセッサ２１
周辺装置群６を制御す゛る入出カプロセッサ３．主記憶
装置５．これら制御プロセッサｌ、演算プロセッサ２．
入出カプロセッサ３および主記憶装置５を相互接続する
スイッチ制御装置４がら構成されている。
スイッチ制御装置４は装置１，２および３がらの主記憶
装置５に対するアクセス指令の制御および各プロセッサ
１，２および３間の指令の制御などを行なう。
装置５に対するアクセス指令の制御および各プロセッサ
１，２および３間の指令の制御などを行なう。
上記制御プロセッサ１および演算プロセッサ２の中で実
行されるプログラムの動作を第２図を参照して詳細に説
明する。第２図を参照すると、１２はメインプログラム
を示し、１１はサブプログラムをあられしている。１３
はメインプログラム１２中の分岐命令、１４は分岐命令
の次の命令を示している。演算プロセッサ２で走行する
メインプログラム１２は分岐命令１３を実行する１分岐
命令の実行結果、サブプログラム１工の呼出しと判定さ
れると、制御プロセッサ１の呼出し１０１信号が起動さ
れる。このときパラメータとして、制御プロセッサ１で
走行するナブプログラム１１のアドレスと５分岐命令１
３の次の命令１４に対する戻シ先アドレスとが受渡しさ
れる。ナププログラム１１の実行が終了すると、制御プ
ロセッサ１から演算プロセッサ２へのリターン指示が実
行される。制御は戻シ先アドレスで示される命令１４に
戻され、メインプログラムの実行が継続される。
行されるプログラムの動作を第２図を参照して詳細に説
明する。第２図を参照すると、１２はメインプログラム
を示し、１１はサブプログラムをあられしている。１３
はメインプログラム１２中の分岐命令、１４は分岐命令
の次の命令を示している。演算プロセッサ２で走行する
メインプログラム１２は分岐命令１３を実行する１分岐
命令の実行結果、サブプログラム１工の呼出しと判定さ
れると、制御プロセッサ１の呼出し１０１信号が起動さ
れる。このときパラメータとして、制御プロセッサ１で
走行するナブプログラム１１のアドレスと５分岐命令１
３の次の命令１４に対する戻シ先アドレスとが受渡しさ
れる。ナププログラム１１の実行が終了すると、制御プ
ロセッサ１から演算プロセッサ２へのリターン指示が実
行される。制御は戻シ先アドレスで示される命令１４に
戻され、メインプログラムの実行が継続される。
次に第２図における分岐命令１３の実行動作を第３図を
参照しながら説明する。この動作を実行するための装置
は、命令語レジスタ３０゜汎用レジスタ３１１分岐判定
回路３２．アドレス加算回路３３．ビット判定回路３５
およびゲート回路３６．および３７から構成されている
。
参照しながら説明する。この動作を実行するための装置
は、命令語レジスタ３０゜汎用レジスタ３１１分岐判定
回路３２．アドレス加算回路３３．ビット判定回路３５
およびゲート回路３６．および３７から構成されている
。
命令語レジスタ３９に取シ出された分岐命令は６４ビツ
トからなり、ＯＰフィールド、Ｘフィールド、Ｘフィー
ルド、２フイールド、およびＤフィールドで構成されて
いる。ＯＰ、ｙイールドは動作指令コードで、この場合
は分岐命令を示している。Ｘフィールドは分岐判定条件
を示すフィールドで、Ｘフィールドをアドレスとする汎
用レジスタ３１の内容ｙの判定条件を指示する０例えば
Ｘフィールドが６負”を指示シテいるとき、内容ｙが“
負”なら分岐条件が成立し、同容ｙが６正”または”零
”なら分岐条件は成立しない、、Ｘフィールドはパ、ｘ
、３０１ｋｋして分岐条件判定回路３２に供給され、パ
ス３０５を介して供給される内容ｙとともに分岐条件判
定に使用される。分岐条件が成立すると信号線３０７が
′１″に付勢される。一方、Ｄフィールドは分岐先アド
レスのディスプレースメントを与え、Ｚフィールドをア
ドレスとする汎用レジスタ３１の同容Ｚとともにアドレ
ス加算器３３へそれぞれパス３０４．および３０６を介
して供給される。アドレス加算器３３で計算された分岐
先アドレスはパス３０８を介してアドレスレジスタ３４
にセットされる。
トからなり、ＯＰフィールド、Ｘフィールド、Ｘフィー
ルド、２フイールド、およびＤフィールドで構成されて
いる。ＯＰ、ｙイールドは動作指令コードで、この場合
は分岐命令を示している。Ｘフィールドは分岐判定条件
を示すフィールドで、Ｘフィールドをアドレスとする汎
用レジスタ３１の内容ｙの判定条件を指示する０例えば
Ｘフィールドが６負”を指示シテいるとき、内容ｙが“
負”なら分岐条件が成立し、同容ｙが６正”または”零
”なら分岐条件は成立しない、、Ｘフィールドはパ、ｘ
、３０１ｋｋして分岐条件判定回路３２に供給され、パ
ス３０５を介して供給される内容ｙとともに分岐条件判
定に使用される。分岐条件が成立すると信号線３０７が
′１″に付勢される。一方、Ｄフィールドは分岐先アド
レスのディスプレースメントを与え、Ｚフィールドをア
ドレスとする汎用レジスタ３１の同容Ｚとともにアドレ
ス加算器３３へそれぞれパス３０４．および３０６を介
して供給される。アドレス加算器３３で計算された分岐
先アドレスはパス３０８を介してアドレスレジスタ３４
にセットされる。
計算された分岐先アドレスは１分岐条件が成立したとき
の分岐先命令のアドレスを示しており、２バイト境界の
制約が課せられている。従って通常、その最下位ビット
はＯでなければならない。アドレスレジスタ３４の最下
位ビットは信号線３１１を介してビット判定回路３５に
送られる。ビ・ソト判足回路は分岐命令に応答して、信
号線３１１の極性を調べ、信号＆１３１１が１のときに
判定信号３１２を１に付勢する。
の分岐先命令のアドレスを示しており、２バイト境界の
制約が課せられている。従って通常、その最下位ビット
はＯでなければならない。アドレスレジスタ３４の最下
位ビットは信号線３１１を介してビット判定回路３５に
送られる。ビ・ソト判足回路は分岐命令に応答して、信
号線３１１の極性を調べ、信号＆１３１１が１のときに
判定信号３１２を１に付勢する。
通常の場合は１百号線３１１は０となっており、その結
果利足信号３１２も０になっている。ゲート回路３６の
入力側の丸印は極性の反転を示しておシ、判定信号３１
２が０のときにゲート３６は活性化され、分岐条件判定
回路３２からの信号線３０７を通過させる。分岐条件が
成立しているとき信号線３０７によって分岐指示信号３
１０が１に付勢され１分岐アドレス３０９への分岐が起
動−４−、ｈ、ｂ、この場合は分岐命令が実行されたプ
ロセッサと同一プロセッサ内への分岐となる。次に信号
線３１１が１の状態を考えると、判定信号３１２は１に
付勢されその結果ゲート回路３６は押えられ、ゲート回
路３７が活性化される。このとき分岐条件が成立すると
、信号線３０７を介して、プロセッサ割込指示信号３１
３が１に付勢される。この結果、他プロセツサへのプロ
セッサ呼出し割込が起動されることになる。分岐アドレ
ス３０９は最下位ビットをＯとして、割込パラメータと
して他プロセツサへ受け渡される。
果利足信号３１２も０になっている。ゲート回路３６の
入力側の丸印は極性の反転を示しておシ、判定信号３１
２が０のときにゲート３６は活性化され、分岐条件判定
回路３２からの信号線３０７を通過させる。分岐条件が
成立しているとき信号線３０７によって分岐指示信号３
１０が１に付勢され１分岐アドレス３０９への分岐が起
動−４−、ｈ、ｂ、この場合は分岐命令が実行されたプ
ロセッサと同一プロセッサ内への分岐となる。次に信号
線３１１が１の状態を考えると、判定信号３１２は１に
付勢されその結果ゲート回路３６は押えられ、ゲート回
路３７が活性化される。このとき分岐条件が成立すると
、信号線３０７を介して、プロセッサ割込指示信号３１
３が１に付勢される。この結果、他プロセツサへのプロ
セッサ呼出し割込が起動されることになる。分岐アドレ
ス３０９は最下位ビットをＯとして、割込パラメータと
して他プロセツサへ受け渡される。
仄に、不発明の一笑施例における分岐命令の動作を第４
図を参照して詳細に説明する。以下演算プロセッサをＡ
Ｐと称し、制御プロセッサｔ−ＣＰと称す。今、ＡＰ上
のメインプログラムで分岐命令が実行されたとする。第
４図を参照すると、ステップ４０で分岐命令の解読が行
なわれ、その結果ステップ４１で分岐アドレスの計算が
行なわれる。ステップ４２で計算された分岐アドレスの
最下位りＬｌ−が判足丘■−ＩＱときはステップ４３に
進み、０のときはステップ４５へ進む、ステップ４３で
分岐条件の成立が判定され１分岐条件が成立していると
きは、ステップ４４に進み、成立していないときはステ
、プ４６へ進む、ステップ４４はプロセ、す呼出し割込
を実行するステップでステップ４１で計算された分岐先
アドレス情報と該分岐命令の次の命令のアドレス、すな
わち、戻り番地とをパラメータとしてＣＰへの割込が実
行され、以後ＣＰ上のサブプログラム実行へと進む、ス
テップ４５は通常の分岐命令の場合で１分岐条件の成立
が判定され、成立のときはステップ４７に進み、成立し
ないときはステップ４６へ進む。
図を参照して詳細に説明する。以下演算プロセッサをＡ
Ｐと称し、制御プロセッサｔ−ＣＰと称す。今、ＡＰ上
のメインプログラムで分岐命令が実行されたとする。第
４図を参照すると、ステップ４０で分岐命令の解読が行
なわれ、その結果ステップ４１で分岐アドレスの計算が
行なわれる。ステップ４２で計算された分岐アドレスの
最下位りＬｌ−が判足丘■−ＩＱときはステップ４３に
進み、０のときはステップ４５へ進む、ステップ４３で
分岐条件の成立が判定され１分岐条件が成立していると
きは、ステップ４４に進み、成立していないときはステ
、プ４６へ進む、ステップ４４はプロセ、す呼出し割込
を実行するステップでステップ４１で計算された分岐先
アドレス情報と該分岐命令の次の命令のアドレス、すな
わち、戻り番地とをパラメータとしてＣＰへの割込が実
行され、以後ＣＰ上のサブプログラム実行へと進む、ス
テップ４５は通常の分岐命令の場合で１分岐条件の成立
が判定され、成立のときはステップ４７に進み、成立し
ないときはステップ４６へ進む。
ステ、プ４６は分岐命令の次の命令の敗出しへ進み、Ａ
Ｐ上のメインプログラムの実行が続けられる。ステ、プ
４７では分岐先アドレスからの命令取り出しが実行され
、ＡＰ上のサブプログラム実行へと進む。このとき、メ
インプログラムへの戻フ番地として、分岐命令の次の命
令のアドレスが汎用レジスタの特定ワードに退避される
。
Ｐ上のメインプログラムの実行が続けられる。ステ、プ
４７では分岐先アドレスからの命令取り出しが実行され
、ＡＰ上のサブプログラム実行へと進む。このとき、メ
インプログラムへの戻フ番地として、分岐命令の次の命
令のアドレスが汎用レジスタの特定ワードに退避される
。
（７）発明の効果
本発明によれば通常の分岐命令では禁止されているアド
レス・コードを他プロセツサを呼出すだめの割込起動制
御に使用することにょハアドレス部のみで自プロセッサ
／他プロセッサを区別することが可能になシ、柔軟性金
もたせることができる。
レス・コードを他プロセツサを呼出すだめの割込起動制
御に使用することにょハアドレス部のみで自プロセッサ
／他プロセッサを区別することが可能になシ、柔軟性金
もたせることができる。
第１図は不発明による方式が適用される計算機システム
の一例を示す図、第２図は本発明によるプロセッサ呼出
し方式を示した動作説明図、第３図は不発明の一実施例
を示す図、および第４図は本発明の一実施例の動作を示
す図である。第１図から第４図において。 １・・・・・・制御プロセッサ、２・・・・・演算プロ
セッサ、３・・・・・・入出カプロセッサ、４・山・・
スイッチ制御装置、５・・・・・・主記憶装置、６・・
・・・・周辺装置、３０・・・・・・命令語レジスタ、
３１・・・・・・汎用レジスタ、３２・・・・・・分岐
判定回路、３３・・・・・・アドレス加算器。 ３４・・・・・・アドレスレジスタ、３５・山・・ビッ
ト判定回路、３６．３７・・川・ゲート回路。 ｆ！７／ 図 Ｚ２図 ５Ｆ−ｙ３ 図 Ｆｙ４ ■
の一例を示す図、第２図は本発明によるプロセッサ呼出
し方式を示した動作説明図、第３図は不発明の一実施例
を示す図、および第４図は本発明の一実施例の動作を示
す図である。第１図から第４図において。 １・・・・・・制御プロセッサ、２・・・・・演算プロ
セッサ、３・・・・・・入出カプロセッサ、４・山・・
スイッチ制御装置、５・・・・・・主記憶装置、６・・
・・・・周辺装置、３０・・・・・・命令語レジスタ、
３１・・・・・・汎用レジスタ、３２・・・・・・分岐
判定回路、３３・・・・・・アドレス加算器。 ３４・・・・・・アドレスレジスタ、３５・山・・ビッ
ト判定回路、３６．３７・・川・ゲート回路。 ｆ！７／ 図 Ｚ２図 ５Ｆ−ｙ３ 図 Ｆｙ４ ■
Claims (1)
- 複数のプ四セ、すのうち特定のプロセッサ上で実行され
るメインプログラムと、このメインプログラムから呼出
され、上記特定のプロセッサまたは他のプロセ、す上で
実行されるサブプログラムトｔ−ｉするプロセッサ呼出
し方式において、前記メインプログラムから前記サブプ
ログラムを呼出すだめの分岐命令を記憶する手段と、こ
の分岐命令記憶手段の分岐命令で指示された分岐条件が
成立し、かつ分岐先アドレス中の特定ビットが他プロセ
、すの呼出しを指示しているとき、前記サブプログラム
を呼出すだめの割込を発生する手段とを含むことを特徴
とするプロセッサ呼出し方式・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344684A JPS60217451A (ja) | 1984-04-12 | 1984-04-12 | プロセツサ呼出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344684A JPS60217451A (ja) | 1984-04-12 | 1984-04-12 | プロセツサ呼出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217451A true JPS60217451A (ja) | 1985-10-31 |
Family
ID=13518453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7344684A Pending JPS60217451A (ja) | 1984-04-12 | 1984-04-12 | プロセツサ呼出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217451A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191639A (en) * | 1975-01-29 | 1976-08-11 | Sutoaado puroguramushikienzanseigyosochi |
-
1984
- 1984-04-12 JP JP7344684A patent/JPS60217451A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191639A (en) * | 1975-01-29 | 1976-08-11 | Sutoaado puroguramushikienzanseigyosochi |
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