JPS6393065A - コ・プロセツサｉｄ変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 て、そのコ・プロセッサＩＤを物理的に定められたＩＤ
に変換するとともに、該ＩＤが使用できるかどうかを調
べ、使用できない場合は、新たなＩＤを割付けることに
より、マルチタスク処理における共用コ・プロセッサ資
源のセーブ・リストアの削減、及びある１つのタスクに
複数のコ・プロセッサを割当てる処理の軽減化を実現す
る。

〔産業上の利用分野〕

本発明は、浮動小数点滴Ｗ、機構などを協調演算処理装
置（コ・プロセッサ）として有するシステムにおいて、
マルチタスクで共用するコ・プロセッサの資源管理方式
に関する。

浮動小数点演算機構などは内部の情報量が多く。

複数タスクで共用して使用する場合、該内部情報の退避
、復元（セーブ・リストア）の回数を削減する方式が要
求される。

〔従来の技術〕

第２図に代表的なコ・プロセッサ命令の命令フォーマッ
トを示す。命令中のＣＰ−ＩＤはコ・プロセッサＩＤ（
ｌｌｉ別子）であり、複数のコ・プロセッサが接続され
た場合にそれぞれを指定するために用いる。

ＯＰはＣＰＵの命令コード、　Ｃｏ−Ｐｒｏ　Ｃｏｍｍ
ａｎｄはコ・プロセッサに対するコマンドである。

第５図に従来技術のＣＰＵの内部構成を示す。

３１は命令デコード直前の入力レジスタ、３２はマイク
ロ命令の先頭アドレスを振り分ける為のエントリＲＯＭ
、３３は例外処理２割込み処理のマイクロ命令を実行す
るためのアドレス選択回路。

３４はマイクロ命令の格納されるＲ　ＯＭ　（Ｒｅａｄ
Ｏｎｌｙ　Ｍｅｍｏｒｙ　）である。

第６図は従来技術におけるＣＰＵとコ・プロセッサの接
続概略図である。４０はＣＰＵ、４１はコ・プロセッサ
、４２は不当なコ・プロセッサＩ〔発明が解決しようと
する問題点〕 第５図、第６図に示した従来技術の例においては、第１
図の命令フォーマット中のＣＰ−ＩＤが直接物理的なＣ
Ｐ−ＩＤとしてｃｐｕの外部へ出力される。命令中のＣ
Ｐ−ＩＤが未実装のＩＤを指している場合、第６図に示
した４２の様なチェック機構が無いと、デッドロック状
態となりシステム・ダウンしてしまう。

又従来技術でマルチ・タスクを実現した場合。

ある時点でシステム環境を使用させたタスクがコ・プロ
セッサを実際に使用したかどうかがＯ３で分らない。従
ってタスク切換えの際に、そのタスクが実際にコ・プロ
セッサをアクセスしていなくても、コ・プロセッサの内
部情報の退避、復元が実行されていた。浮動小数点コ・
プロセッサの様な場合には、内部情報が数十バイトにも
及ぶことがあり、タスク切換え時間を長くするといった
悪影響を与えていた。

さらに、複数個のコ・プロセッサの実装を前提として作
られたアプリケーションプログラム、例えば浮動小数点
コ・プロセッサが２つ実装されていることを前提として
作られたソフトウェア（ＣＰ・ＩＤとして０，１．の値
を持つコ・プロセッサ命令がプログラム中に存在する）
を、コ・プロセッサが１つしか実装されていないシステ
ム（ＣＰ・ＩＤがＯしか実装されていない）で実行しよ
うとした際、第６図の４２の機構があったとしても。

次の様な欠点がある。

ｉ）未実装のＣＰ・ＩＤを外部チェック回路でエラー通
知し１例外処理に入った時点で１例外の原因となったコ
・プロセッサ命令のＣＰ・ＩＤを書き直し再実行しなけ
ればならない。しかし、この書変えたコ・プロセッサ命
令が終了した時点で又例外処理を実行しなければ、論理
的な矛盾を起こす。

第７図において、■の命令は実装されているＣＰ−ＩＤ
を使用しているため、そのまま実行できる。■の命令は
ＣＰ−ＩＤが未実装のコ・プロセッサを指している為９
例外処理となる。例外処理中でコ・プロセッサの内部情
報を退避、復元し。

■の命令中のＣＰ−ＩＤを実装されている値に書変えて
■から再実行したとする。■の命令のＣＰ・ＩＤは実装
されているコ・プロセッサを指しているため、そのまま
実行できる。しかし、命令■と命令■の間で内部情報が
入れ変っていないため。

論理的におかしくなってしまう。

従って従来技術では第７図のプログラムを実行するため
に■の命令を一度イリーガル命令に置き変えたり、■の
命令実行そのものをソフトウェアでエミュレーションす
るといった複雑な処理が必要であった。

〔問題を解決するための手段〕 第１図は本発明の原理ブロック図である。

図中、１は主プロセッサ（ＣＰＵ）、２はコ・〔作用〕 コ・プロセッサ命令検出部３で検出されたコ・プロセッ
サ命令中のＣＰ−ＩＤは、物理コ・プロセッサＩＤ／フ
ラグ記憶部４により変換されると同時に、そのＩＤが有
効か無効かが分り、未実装のＩＤが命令中で指定されて
も２例外処理指示部５により例外処理が起動できる。こ
れにより、ＣＰＵの外部にチェック回路を設ける必要が
なくなる。

〔実施例〕

第４図は本発明による実施例のシステム構成図であり、
２０はＣＰＵ、２１は浮動小数点コ・プロセッサである
。

第３図は１本発明の一実施例によるｃｐｕＯ内部構成図
である。

１１は命令デコーダへの入力レジスタであり。

ここに外部メモリより読み込んだ命令がセットされる。

１２はマイクロ命令の先頭アドレスを出力するエントリ
ＲＯＭである。コ・プロセッサ命令であるか否かを示す
信号も、このエントリＲＯＭから出力する。１３は命令
中のＣＰｉＤによって選択され物理的なＣＰ−ＩＤを出
力すると共に。

そのＣＰ−ＩＤが有効か無効かを示す信号（図中）Ｅｎ
ａ　ｂ　１　ｅ）を出力するマンピングレジスタ構成の
記憶部である。１４はＮＡＮＤゲートであり、命令がコ
・プロセッサ命令であり、かつマツピングレジスタから
ＣＰ−ＩＤが無効である旨を示す信号が出力されるとき
Ｅｎａ　ｂ　ｌ　ｅ＝ｌ）。

論理“０°を出力し、エントリＲＯＭ１２からのアドレ
スに関係なく１例外処理マクロアドレスが選択されるよ
うにアドレス選択回路１５を制御する。１５はアドレス
選択回路であり、エントリＲＯＭ１２からのマイクロア
ドレスと図示しない処理部からの例外処理アイクロアド
レスとのいずれかを選択する。１６はマイクロ命令が格
納されるＲＯＭである。

本発明によれば、第６図の４２に示したチェック回路が
不要となり、又以下に示す様に各エントリのＥｎａｂｌ
ｅフラグを制御することにより。

マルチ・タスク時のコ・プロセッサの内部情報の不要な
退避、復元を削減できると共に、マルチ・コ・プロセッ
サ処理のエミュレーション、マルチ・コ・プロセッサの
サポートが容易となる。

（ｉ）マルチ・タスク処理におけるタスク切換え時の操
作。

タスクを切換えた時はマツピングレジスタのＥｎａｂｌ
ｅフラグを全てクリア（ｄ　ｉ　ｓ　ａ　ｂ　ｌ　ｅ状
態）するのみである。新たなタスクがコ・プロセッサ命
令を使用しなければそのまま通常にプロダラムは走行す
る。新タスクがコ・プロセンサ命令を使用すると、その
命令で例外を発生し、処理と はＯ８に移行する。Ｏ８は該タスクの番号は、コ・プロ
セッサ資源との対応テーブルを検索し、一致していれば
Ｅｎａｂｌｅフラグをセントして該ればコ・プロセッサ
の内部情報の退避復元処理をした後、対応テーブルを更
新しマンピングレジスタを更新して該コ・プロセッサ命
令より再実行する。これにより、新タスクがコ・プロセ
ッサを使用しなければコ・フロセッサの内部情報の退避
・復元は実行せずタスク切換えが効率化される。

（ｉｉ　）マルチ・コ・プロセッサ処理のエミュレーシ
ョン操作 第７図に示した様な命令列の実行時に、コ・プロセッサ
が物理的に１つしか存在しない場合の操作について説明
する。

■の命令はＣＰ−ｒＤ＝ｏが既にＥｎａｂｌｅとなって
いるとして説明は省略する。■の命令でＣＰ−ＩＤ＝１
がｄｉｓａｂｌｅ状態である為。

例外を検出して、処理はＯ８に移行する。Ｏ８はシステ
ム中にコ・プロセッサが１つしか無いので現在のコ・プ
ロセッサの内部情報の退避・復元を実行する。

その後、マツピングレジスタのＣＰ−ＩＤ＝０をＥｎａ
ｂｌｅとする。そして■の命令から再実行する。命令中
ではＣＰ−ＩＤ＝１のコ・プロセッサを操作しているつ
もりが、実際はマツピングレジスタで変換されたＣＰ−
ＩＤ　（＝０）のコ・プロセッサを使用している。

■の命令ではＣＰ−ＩＤ＝Ｏが上記の操作でｄ物理がＯ
８に移行できるので、コ・プロセッサ資源が論理的な矛
盾を発生することなく容易に管理できる。

（ｉｉｉ　）マルチ・コ・プロセッサのサポートシステ
ムに複数のコ・プロセッサを持ち、走行する複数のタス
クがそれぞれ１つのコ・プロセッサしか必要としない場
合、各コ・プロセッサとタスクの対応テーブルの管理に
よって内部情報の退避・復元の回数が削減できるという
効果もある。

〔発明の効果〕

本発明によれば、・プロセッサをマルチ・タスクで共用
する場合の効率を大幅に改善でき、又外部に特殊なチェ
ック回路などが不要になる等の優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。 第２図はコ・プロセッサ命令の例を示す図。 第３図は本発明の実施例によるＣＰＵの内部構成図。 第４図は本発明によるシステム構成図。 第５図は従来例の内部構成図。 第６図は従来例のシステム構成図。 第７図は従来例における複数コ・プロセッサのエミュレ
ーションを示す図である。 第３図において、１１は入力レジスタ、１２はエントリ
ＲＯＭ、１３は記憶部、１４はＮＡＮＤゲート、１５は
アドレス選択回路、１６はマイクネ金Ｆ３Ｈの原理７′
口・７７図 含端シ　イ　囚 ［７しシ＝下シ≦ＩΣ「；７囚［彊茅＝；；■＝＝＝＝
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Claims (1)

1. 【特許請求の範囲】 浮動小数点演算などを、主プロセッサと共同で実行する
   機構をコ・プロセッサとして持ち、主プロセッサは該コ
   ・プロセッサへの命令を解釈・分解し、該コ・プロセッ
   サを制御するデータ処理装置において、 上記主プロセッサに、 実行すべき命令がコ・プロセッサであることを検出する
   コ・プロセッサ命令検出手段と、 コ・プロセッサ命令中のコ・プロセッサＩＤに対応して
   物理コ・プロセッサＩＤを保持し、コ・プロセッサ命令
   中のコ・プロセッサＩＤを物理コ・プロセッサＩＤに変
   換してコ・プロセッサに送出するとともに、コ・プロセ
   ッサＩＤが有効か無効かを示すフラグをそなえる記憶手
   段と、実行すべき命令がコ・プロセッサ命令であり、か
   つ上記フラグがコ・プロセッサＩＤ無効を示していると
   き、当該コ・プロセッサ命令について例外処理を行なう
   よう指示する例外処理指示手段とをそなえたことを特徴
   とするコ・プロセッサＩＤ変換方式。