JPS6021492B2 - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
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- JPS6021492B2 JPS6021492B2 JP4306577A JP4306577A JPS6021492B2 JP S6021492 B2 JPS6021492 B2 JP S6021492B2 JP 4306577 A JP4306577 A JP 4306577A JP 4306577 A JP4306577 A JP 4306577A JP S6021492 B2 JPS6021492 B2 JP S6021492B2
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- transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログーデジタル変換回路、特に高速のア
ナログーデジタル変換回路に関する。
ナログーデジタル変換回路に関する。
〔従来技術の問題点〕従来、最も原理が単純で、かつ、
高速のアナログーデジタル変換器として知られているも
のに並列比較型アナログーデジタル変換器がある、しか
し、この方法によれば、電圧比較器の数が必要ビット数
に応じて幾何級数的に増大するという欠点がある（ビッ
ト数をｎとすると、電圧比較器の数は２ｎ‐，となる。
高速のアナログーデジタル変換器として知られているも
のに並列比較型アナログーデジタル変換器がある、しか
し、この方法によれば、電圧比較器の数が必要ビット数
に応じて幾何級数的に増大するという欠点がある（ビッ
ト数をｎとすると、電圧比較器の数は２ｎ‐，となる。
）。また、この欠点を除去した別の方法によるものに直
並列型アナログーデジタル変換器があるが、デジタルー
アナログ変換器を使用しているため、そのセットリング
・タイムによりアナログーデジタル変換器としての変換
速度が制限されるという欠点がある。更に、他の従来例
として折り返し型縦続アナログーデジタル変換方式があ
り、第１図に４ビットの場合のブロック図を示す。
並列型アナログーデジタル変換器があるが、デジタルー
アナログ変換器を使用しているため、そのセットリング
・タイムによりアナログーデジタル変換器としての変換
速度が制限されるという欠点がある。更に、他の従来例
として折り返し型縦続アナログーデジタル変換方式があ
り、第１図に４ビットの場合のブロック図を示す。
第１図において、アナログ入力端子２に加えられたアナ
ログ入力電圧Ｖａは、電圧比較器１８によって基準電圧
端子４に加えられた基準電圧Ｖｒｅ，と比較され、電圧
比較器１８は、Ｖａ＞Ｖｒｅ，ならば「１」、Ｖａ＞Ｖ
ｒｅ，ならば「０」をデジタル出力端子２６へ出力する
。同時に、折り返し回路１ ２は、アナログ電圧Ｖａを
Ｖａ＝Ｖｒｅ，の点で折り返し、アナログ電圧Ｖｂをｂ
点に出力する。このアナログ電圧Ｖｂは、電圧比較器２
川こよって基準電圧様子６へ加えられた基準電圧Ｖｒｅ
２と比較され、電圧比較器２０は、Ｖｂ〉Ｖｒｅ２なら
ば「１」、Ｖｂ＜Ｖｒｅ２ならば「０」をデジタル端子
２８へ出力する。同時に、折り返し回路１ ４は、アナ
ログ電圧ＶｂをＶｂ＝Ｖｒｅ２の点で折り返し、アナロ
グ電圧Ｖｃをｃ点に出力する。同様に、比較器２２は、
アナログ電圧Ｖｃと基準電圧端子８に加えられた基準電
圧Ｖｒｅ３とを比較し、デジタル出力端子３０へデジタ
ル信号「１」又は「０」を出力し、折り返し回路１６は
、アナログ電圧ＶｃをＶｃ＝Ｖｒｅ３の点で折り返し、
アナログ電圧Ｖｄをｄ点に出力する。同様に、比較器２
４は、アナログ電圧Ｖｄと基準電圧端子１０に加えられ
た基準電圧Ｖ昨４とを比較し、デジタル出力端子３２へ
デジタル信号を出力する。このようにしてデジタル出力
端子２６なし、し３２から得られるデジタル信号は、交
番２進符号を形成しているから、この方式によるアナ。
ログ入力電圧Ｖａは、電圧比較器１８によって基準電圧
端子４に加えられた基準電圧Ｖｒｅ，と比較され、電圧
比較器１８は、Ｖａ＞Ｖｒｅ，ならば「１」、Ｖａ＞Ｖ
ｒｅ，ならば「０」をデジタル出力端子２６へ出力する
。同時に、折り返し回路１ ２は、アナログ電圧Ｖａを
Ｖａ＝Ｖｒｅ，の点で折り返し、アナログ電圧Ｖｂをｂ
点に出力する。このアナログ電圧Ｖｂは、電圧比較器２
川こよって基準電圧様子６へ加えられた基準電圧Ｖｒｅ
２と比較され、電圧比較器２０は、Ｖｂ〉Ｖｒｅ２なら
ば「１」、Ｖｂ＜Ｖｒｅ２ならば「０」をデジタル端子
２８へ出力する。同時に、折り返し回路１ ４は、アナ
ログ電圧ＶｂをＶｂ＝Ｖｒｅ２の点で折り返し、アナロ
グ電圧Ｖｃをｃ点に出力する。同様に、比較器２２は、
アナログ電圧Ｖｃと基準電圧端子８に加えられた基準電
圧Ｖｒｅ３とを比較し、デジタル出力端子３０へデジタ
ル信号「１」又は「０」を出力し、折り返し回路１６は
、アナログ電圧ＶｃをＶｃ＝Ｖｒｅ３の点で折り返し、
アナログ電圧Ｖｄをｄ点に出力する。同様に、比較器２
４は、アナログ電圧Ｖｄと基準電圧端子１０に加えられ
た基準電圧Ｖ昨４とを比較し、デジタル出力端子３２へ
デジタル信号を出力する。このようにしてデジタル出力
端子２６なし、し３２から得られるデジタル信号は、交
番２進符号を形成しているから、この方式によるアナ。
グーデジタル変換器は、特に符号化回路を必要としない
のみならず、各々の折り返し回路１２ないし１６と電圧
比較器１８なし、し２４とが２進の重みづけをされてい
るので、並列比較型アナログーデジタル変換器よりも電
圧比較器の数が少なくてすみ、経済的である。また、デ
ジタルーアナログ変換器を使用しないから、デジタル−
アナログ変換器のセットリング・タイムによるアナログ
ーデジタル変換器としての変換速度の制限を受けないと
いう利点があるが、第１図のように、デジタル出力ビッ
ト数をｎとすると折り返し回路の数は（ｎ−１）であり
、しかも各々の折り返し回路が縦続して接続されている
ので、そのために生じる遅延時間Ｔは、各々の折り返し
回路の遅延時間をｔｄとすれば、Ｔ『（ｎ−１）×ｔｄ
となる。したがって、全体としての遅延時間Ｔによりア
ナログーデジタル変換器としての変換速度が制限される
という欠点を生じる。すなわち、この方式の欠点は、１
個の折り返し回路の出力から１ビットのデジタル信号を
取り出しているので、ビット数に応じて折り返し回路を
多段縦続接続することになり、そのために全体としての
遅延時間が増大することである、。ゆえに、この欠点を
除去するには、１個の折り返し回路の出力から複数ビッ
トのデジタル信号を取り出すようにすればよいことにな
る。このような見地から考えられた別の折り返し型縦続
アナログーデジタル変換器として、並列比較型アナログ
ーデジタル変換器と折り返し回路とを用いたアナログー
デジタル変換器がある（ＡＡＪｂｅｌ ａｎｄ Ｒ．Ｋ
ｕｒｚ “ Ｆａｓｔ ＡＤＣ ” ｌＥＥＥＴｒａ旧
ａｃｔｉｏｎｓ ｏｎ Ｎｕｃｌｅａｒ ＳＣｉｅＭｅ
Ｖｏｌ，ＮＳ−滋，Ｆｅｂｍａひ１９７５）。第２図
にそのブロック図を示す。図において、アナログ入力端
子３４へ加えられたアナログ電圧ｙｅは、基準電圧Ｖｒ
，ないしＶらを有する並列比較型アナログーデジタル変
換器４２によって２ビットのデジタル信号に変換される
と同時に、折り返し回略３６によってＶｅコＶｒ，．Ｖ
ｅ＝Ｖらの点で折り返されたアナログ電圧Ｖｆとなり、
ｆ点へ供給される。ｆ点におけるアナログ電圧Ｖｆは、
基準電圧ｙｒ，′ないしＶｒ３′を有する並列比較型ア
ナログーデジタル変換器４４によって２ビットのデジタ
ル信号に変換されると同時に、折り返し回路３８によっ
てＶｆ＝Ｖｒ，′，Ｖｆ＝Ｖｒ２′の点で折り返された
アナログ電圧Ｖｇとなり、ｇ点へ供Ｖ給される。ｇ点に
おいても同様に、アナログ電圧Ｖｇは、基準電圧Ｖｒ，
″ないしＶら″を有する並列比較型アナログーデジタル
変換器４６によって２ビットのデジタル信号に変換され
ると同時に、折り返し回路４０１こよってＶｇ＝Ｖｒ，
″，Ｖｇ＝Ｖｒ２″の点で折り返されたアナログ電圧Ｖ
ｈとなり、ｈ点へ供Ｖ給する。ｈ点においては、基準電
圧Ｖｒ，…ないしＶｒ３川を有する並列比較型アナログ
ーデジタル変換４８によって２ビットのデジタル信号に
変換される。このようにして、アナログ入力電圧はデジ
タル信号に変換される。この方式のアナログーデジタル
変換器は、１段の折り返し回路当たりのビット数を増大
することができ、そのために必要ビット数に対する折り
返し回路の数を減らすことができるので、折り返し回路
の縦続接続することによる遅延時間Ｔを減少することが
できるという利点を有する反面、各々のビット数に応じ
て並列比較型アナログ−デジタル変換器及び折り返し回
路を必要とするため、経済的に好ましくないという欠点
を有する。
のみならず、各々の折り返し回路１２ないし１６と電圧
比較器１８なし、し２４とが２進の重みづけをされてい
るので、並列比較型アナログーデジタル変換器よりも電
圧比較器の数が少なくてすみ、経済的である。また、デ
ジタルーアナログ変換器を使用しないから、デジタル−
アナログ変換器のセットリング・タイムによるアナログ
ーデジタル変換器としての変換速度の制限を受けないと
いう利点があるが、第１図のように、デジタル出力ビッ
ト数をｎとすると折り返し回路の数は（ｎ−１）であり
、しかも各々の折り返し回路が縦続して接続されている
ので、そのために生じる遅延時間Ｔは、各々の折り返し
回路の遅延時間をｔｄとすれば、Ｔ『（ｎ−１）×ｔｄ
となる。したがって、全体としての遅延時間Ｔによりア
ナログーデジタル変換器としての変換速度が制限される
という欠点を生じる。すなわち、この方式の欠点は、１
個の折り返し回路の出力から１ビットのデジタル信号を
取り出しているので、ビット数に応じて折り返し回路を
多段縦続接続することになり、そのために全体としての
遅延時間が増大することである、。ゆえに、この欠点を
除去するには、１個の折り返し回路の出力から複数ビッ
トのデジタル信号を取り出すようにすればよいことにな
る。このような見地から考えられた別の折り返し型縦続
アナログーデジタル変換器として、並列比較型アナログ
ーデジタル変換器と折り返し回路とを用いたアナログー
デジタル変換器がある（ＡＡＪｂｅｌ ａｎｄ Ｒ．Ｋ
ｕｒｚ “ Ｆａｓｔ ＡＤＣ ” ｌＥＥＥＴｒａ旧
ａｃｔｉｏｎｓ ｏｎ Ｎｕｃｌｅａｒ ＳＣｉｅＭｅ
Ｖｏｌ，ＮＳ−滋，Ｆｅｂｍａひ１９７５）。第２図
にそのブロック図を示す。図において、アナログ入力端
子３４へ加えられたアナログ電圧ｙｅは、基準電圧Ｖｒ
，ないしＶらを有する並列比較型アナログーデジタル変
換器４２によって２ビットのデジタル信号に変換される
と同時に、折り返し回略３６によってＶｅコＶｒ，．Ｖ
ｅ＝Ｖらの点で折り返されたアナログ電圧Ｖｆとなり、
ｆ点へ供給される。ｆ点におけるアナログ電圧Ｖｆは、
基準電圧ｙｒ，′ないしＶｒ３′を有する並列比較型ア
ナログーデジタル変換器４４によって２ビットのデジタ
ル信号に変換されると同時に、折り返し回路３８によっ
てＶｆ＝Ｖｒ，′，Ｖｆ＝Ｖｒ２′の点で折り返された
アナログ電圧Ｖｇとなり、ｇ点へ供Ｖ給される。ｇ点に
おいても同様に、アナログ電圧Ｖｇは、基準電圧Ｖｒ，
″ないしＶら″を有する並列比較型アナログーデジタル
変換器４６によって２ビットのデジタル信号に変換され
ると同時に、折り返し回路４０１こよってＶｇ＝Ｖｒ，
″，Ｖｇ＝Ｖｒ２″の点で折り返されたアナログ電圧Ｖ
ｈとなり、ｈ点へ供Ｖ給する。ｈ点においては、基準電
圧Ｖｒ，…ないしＶｒ３川を有する並列比較型アナログ
ーデジタル変換４８によって２ビットのデジタル信号に
変換される。このようにして、アナログ入力電圧はデジ
タル信号に変換される。この方式のアナログーデジタル
変換器は、１段の折り返し回路当たりのビット数を増大
することができ、そのために必要ビット数に対する折り
返し回路の数を減らすことができるので、折り返し回路
の縦続接続することによる遅延時間Ｔを減少することが
できるという利点を有する反面、各々のビット数に応じ
て並列比較型アナログ−デジタル変換器及び折り返し回
路を必要とするため、経済的に好ましくないという欠点
を有する。
したがって、本発明の目的は、上述したような従来技術
の欠点を克服し、改良された高速アナログーデジタル変
換回路を提供するにある。
の欠点を克服し、改良された高速アナログーデジタル変
換回路を提供するにある。
以下、本発明を図面に従って詳細に説明する。
第３図は、本発明アナログーデジタル変換回路に用いる
アナログーデジタル変換部の回路図を示す。その動作を
説明するに、まず、アナログ入力端子９０へ加えられた
アナログ入力信号Ｖｉｎは、トランジスタ５０，５２に
よって基準電圧端子９２へ加えられた基準電圧Ｖｒｅｆ
と比較増幅される。すなわち、トランジスタ５０，５２
を含む回路は、直線性の差動増幅器として働く。ここで
、トランジスタ５０，５２の電圧利得は、それぞれのェ
ミッタ抵抗５８，６２の値とコレクタ抵抗６０，６４の
値との比によって定まるが、両トランジスタの電圧利得
を等しくおく必要がある。いま、トランジスタ５０のコ
レクタ電圧をＶ１、トランジスタ５２のコレクタ電圧を
Ｖｍとすると、コレク夕電圧ＶＩとＶｍとが等しくなる
のはＶｉｎ＝Ｖｒｅｆの時であり、Ｖｉｎ＜Ｖｒｅｆの
時はＶＩ＞Ｖｍとなり、Ｖｉｎ＞Ｖｒｅｆの時は、ＶＩ
＜Ｖｍとなる。この関係を示したのが、第４図Ａである
。次に、トランジスタ５４，５６はトランジスタ５０，
５２のコレクタ電圧Ｖ１、Ｖｍをベース入力とし、ＶＩ
〉Ｖｍならば、トランジスタ５４がオン、トランジスタ
５６がオフとなり、トランジスタ５４と５６のコレクタ
にはそれぞれ低レベルと高レベルのデジタル信号が発生
する。
アナログーデジタル変換部の回路図を示す。その動作を
説明するに、まず、アナログ入力端子９０へ加えられた
アナログ入力信号Ｖｉｎは、トランジスタ５０，５２に
よって基準電圧端子９２へ加えられた基準電圧Ｖｒｅｆ
と比較増幅される。すなわち、トランジスタ５０，５２
を含む回路は、直線性の差動増幅器として働く。ここで
、トランジスタ５０，５２の電圧利得は、それぞれのェ
ミッタ抵抗５８，６２の値とコレクタ抵抗６０，６４の
値との比によって定まるが、両トランジスタの電圧利得
を等しくおく必要がある。いま、トランジスタ５０のコ
レクタ電圧をＶ１、トランジスタ５２のコレクタ電圧を
Ｖｍとすると、コレク夕電圧ＶＩとＶｍとが等しくなる
のはＶｉｎ＝Ｖｒｅｆの時であり、Ｖｉｎ＜Ｖｒｅｆの
時はＶＩ＞Ｖｍとなり、Ｖｉｎ＞Ｖｒｅｆの時は、ＶＩ
＜Ｖｍとなる。この関係を示したのが、第４図Ａである
。次に、トランジスタ５４，５６はトランジスタ５０，
５２のコレクタ電圧Ｖ１、Ｖｍをベース入力とし、ＶＩ
〉Ｖｍならば、トランジスタ５４がオン、トランジスタ
５６がオフとなり、トランジスタ５４と５６のコレクタ
にはそれぞれ低レベルと高レベルのデジタル信号が発生
する。
なお、トランジスタ５４及び５６のェミッタは電流源７
２に接続されているので、そのェミッタ電圧はオンして
いるトランジスタのベース電圧により決まる。ＶＩ＞Ｖ
ｍの場合、トランジスタ５４がオンなので、このェミッ
タ電圧Ｖｐはベース電圧ＶＩとほぼ等しい値（ＶｐはＶ
Ｉよりもベース・ヱミツ夕間の微小電圧（約０．６ボル
ト）だけ低い値）となり、トランジスタ５４及び５６の
ェミツタにはほぼＶＩに等しい電圧が得られる。また、
逆に、ＶＩ＜Ｖｍならば、トランジスタ５６がオン、ト
ランジスタ５４がオフとなり、トランジスタ５４と５６
のコレクタにはそれぞれ高レベルと低レベルのデジタル
信号が発生する。また、トランジスタ５６がオンなので
、ェミッ夕霞圧Ｖｐはベース電圧Ｖｍとほぼ等しい値と
なり、トランジスタ５４及び５６のェミッタにはほぼＶ
ｍに等しい電圧が得られる。この関係を示したのが、第
４図Ｂと第４図Ｃである。なお、第３図において、電流
源７０及び７２は、定電流源である。第５図は、第３図
のアナログーデジタル変換部を並列に組合わせた本発明
のアナログーデジタル変換回路の好適な一実施例を示し
、第６図はその動作を説明する図である。
２に接続されているので、そのェミッタ電圧はオンして
いるトランジスタのベース電圧により決まる。ＶＩ＞Ｖ
ｍの場合、トランジスタ５４がオンなので、このェミッ
タ電圧Ｖｐはベース電圧ＶＩとほぼ等しい値（ＶｐはＶ
Ｉよりもベース・ヱミツ夕間の微小電圧（約０．６ボル
ト）だけ低い値）となり、トランジスタ５４及び５６の
ェミツタにはほぼＶＩに等しい電圧が得られる。また、
逆に、ＶＩ＜Ｖｍならば、トランジスタ５６がオン、ト
ランジスタ５４がオフとなり、トランジスタ５４と５６
のコレクタにはそれぞれ高レベルと低レベルのデジタル
信号が発生する。また、トランジスタ５６がオンなので
、ェミッ夕霞圧Ｖｐはベース電圧Ｖｍとほぼ等しい値と
なり、トランジスタ５４及び５６のェミッタにはほぼＶ
ｍに等しい電圧が得られる。この関係を示したのが、第
４図Ｂと第４図Ｃである。なお、第３図において、電流
源７０及び７２は、定電流源である。第５図は、第３図
のアナログーデジタル変換部を並列に組合わせた本発明
のアナログーデジタル変換回路の好適な一実施例を示し
、第６図はその動作を説明する図である。
第５図において、１２６，１２８，１３０，１３２はそ
れぞれ第３図のアナログーデジタル変換部、９２，９４
，９６，９８は基準電圧ＶＲ８Ｆが分圧された基準電圧
Ｖｒｅｆ４，Ｖｒｅも，Ｖｒｅｆ２，ＶｒｅＬが加えら
れる端子を示す。また、アナｏグーデジタル変換器１２
６，１２８，１３０及び１３２の各々のトランジスタ対
５４一５６のェミッタ電圧ｙｐをＰＮＰトランジスタ１
１６，１１８，１２０及び１２２のベースにそれぞれ供
輪貧し、これらトランジスタのェミツタを共速接続する
と共に電流源、抵抗器等の適当なバイアス回路（図示せ
ず）に接続する。各変換部のトランジスタ５６のコレク
タ電圧はアナログ入力電圧ｙｉｎがそれぞれ対応する基
準電圧になったときに変化するので、変換部１３２のＶ
ｄ，はＶｉｎがＶｒｅｆ，になったときに高レベルから
低レベルに変化し、変換部１３０のＶらはＶｉｎがＶｒ
ｅｆ２になったときに高レベルから低レベルに変化し、
以下同様にＶｄ３及びＶｄ４も変化する。また、各変換
部は、第４図Ｂに示したようなアナログ出力電圧Ｖｐ４
、Ｖｐ３，Ｖｐ２，Ｖｐ，を生じるが、第３図に示した
各変換部のトランジスタ５０，５２の電圧利得は等しい
ので、例えばＶｐ，とＶｐ２とが等しくなるのはＶｉｎ
＝（Ｖｒｅｆ，十Ｖｒｅｆ２）／２の点である（第６図
参照）。つまり、Ｖｉｎ＜（Ｖｒｅｆ，十Ｖｒｅも）／
２のとき、Ｖｐ，，Ｖｐ２，Ｖｐ３及びＶｐ４の中でＶ
ｐ，が最低電圧となってトランジスタ１２２のみがオン
し、そのコレクタ（端子１ １４）の電圧ｙ＆が高レベ
ルになり、他のトランジスタ１１６，１１８及び１２０
はオフとなってこれらトランジスタのコレクタ電圧は低
レベルになる。また、（Ｖｒｅｆ，十Ｖｒｅｆ２）／２
＜Ｖｉｎ＜（Ｖｒｅｆ２十Ｖｒｅも）／２のときは、Ｖ
ｐ２がＶｐ，，Ｖｐ３及びＶｐ４よりも低くなってトラ
ンジスタ１２０のみがオンし、そのコレクタ（端子１１
２）の電圧Ｖ鞍のみが高レベルになる。同様に、（Ｖｒ
ｅら＋Ｖｒｅｆ３）／２＜Ｖｊｎ＜（Ｖｒｅｆ３十Ｖｒ
ｅｆ４）／２のときはトランジスタ１ １８のみがオン
し、（Ｖｒｅも十Ｖｒｅｆ４）／２〈Ｖｉｎのときはト
ランジスタ１１６のみがオンして、それぞれ対応する場
合にＶｇ３（端子１ １０）及びＶｇ４（端子１０８）
が高レベルになる。また、端子１２４の電圧Ｖｑは、ト
ランジスタ１ １６ないし１２２のオンしたもののベー
ス電圧にほぼ等しくなるので、三角波状に折り返された
アナログ電圧（第６図の実線の三角波形）となる。ただ
し、上記説明は、アナログ入力電圧が直線的に増加又は
減少する場合についてのものである。これらの関係を示
したのが、第６図である。このようにして、アナログ入
力電圧はデジタル信号に変換される。第７図は、本発明
のアナログーデジタル変換回路７４と従来の並列比較型
アナログーデジタル変換器７６とを縦競接続してビット
数の増大を計ったアナログーデジタル変換装置を示す。
れぞれ第３図のアナログーデジタル変換部、９２，９４
，９６，９８は基準電圧ＶＲ８Ｆが分圧された基準電圧
Ｖｒｅｆ４，Ｖｒｅも，Ｖｒｅｆ２，ＶｒｅＬが加えら
れる端子を示す。また、アナｏグーデジタル変換器１２
６，１２８，１３０及び１３２の各々のトランジスタ対
５４一５６のェミッタ電圧ｙｐをＰＮＰトランジスタ１
１６，１１８，１２０及び１２２のベースにそれぞれ供
輪貧し、これらトランジスタのェミツタを共速接続する
と共に電流源、抵抗器等の適当なバイアス回路（図示せ
ず）に接続する。各変換部のトランジスタ５６のコレク
タ電圧はアナログ入力電圧ｙｉｎがそれぞれ対応する基
準電圧になったときに変化するので、変換部１３２のＶ
ｄ，はＶｉｎがＶｒｅｆ，になったときに高レベルから
低レベルに変化し、変換部１３０のＶらはＶｉｎがＶｒ
ｅｆ２になったときに高レベルから低レベルに変化し、
以下同様にＶｄ３及びＶｄ４も変化する。また、各変換
部は、第４図Ｂに示したようなアナログ出力電圧Ｖｐ４
、Ｖｐ３，Ｖｐ２，Ｖｐ，を生じるが、第３図に示した
各変換部のトランジスタ５０，５２の電圧利得は等しい
ので、例えばＶｐ，とＶｐ２とが等しくなるのはＶｉｎ
＝（Ｖｒｅｆ，十Ｖｒｅｆ２）／２の点である（第６図
参照）。つまり、Ｖｉｎ＜（Ｖｒｅｆ，十Ｖｒｅも）／
２のとき、Ｖｐ，，Ｖｐ２，Ｖｐ３及びＶｐ４の中でＶ
ｐ，が最低電圧となってトランジスタ１２２のみがオン
し、そのコレクタ（端子１ １４）の電圧ｙ＆が高レベ
ルになり、他のトランジスタ１１６，１１８及び１２０
はオフとなってこれらトランジスタのコレクタ電圧は低
レベルになる。また、（Ｖｒｅｆ，十Ｖｒｅｆ２）／２
＜Ｖｉｎ＜（Ｖｒｅｆ２十Ｖｒｅも）／２のときは、Ｖ
ｐ２がＶｐ，，Ｖｐ３及びＶｐ４よりも低くなってトラ
ンジスタ１２０のみがオンし、そのコレクタ（端子１１
２）の電圧Ｖ鞍のみが高レベルになる。同様に、（Ｖｒ
ｅら＋Ｖｒｅｆ３）／２＜Ｖｊｎ＜（Ｖｒｅｆ３十Ｖｒ
ｅｆ４）／２のときはトランジスタ１ １８のみがオン
し、（Ｖｒｅも十Ｖｒｅｆ４）／２〈Ｖｉｎのときはト
ランジスタ１１６のみがオンして、それぞれ対応する場
合にＶｇ３（端子１ １０）及びＶｇ４（端子１０８）
が高レベルになる。また、端子１２４の電圧Ｖｑは、ト
ランジスタ１ １６ないし１２２のオンしたもののベー
ス電圧にほぼ等しくなるので、三角波状に折り返された
アナログ電圧（第６図の実線の三角波形）となる。ただ
し、上記説明は、アナログ入力電圧が直線的に増加又は
減少する場合についてのものである。これらの関係を示
したのが、第６図である。このようにして、アナログ入
力電圧はデジタル信号に変換される。第７図は、本発明
のアナログーデジタル変換回路７４と従来の並列比較型
アナログーデジタル変換器７６とを縦競接続してビット
数の増大を計ったアナログーデジタル変換装置を示す。
第７図において、入力端子９０に加えられたアナログ入
力電圧は、アナログーデジタル変換回路７４で上位ビッ
トのデジタル信号に変換され、更に、その折り返された
アナログ出力電圧を並列比較型アナログーデジタル変換
器で下位ビットのデジタル信号に変換する。符号変換回
路７８は、アナログーデジタル変換回路７４の上位ビッ
ト・デジタル出力信号及び並列比較型アナログーデジタ
ル変換器７６の下位ビット・デジタル出力信号を所望の
コードに変換する。ここで、アナログーデジタル変換回
路７４と並列比較型アナログーデジタル変換器７６のビ
ット数をそれぞれｍ，ｎとすると、この装置全体のビッ
ト数は（ｍ＋ｎ）ビットとなる。第８図は、本発明のア
ナログーデジタル変換回路７４を２段縦続してビット数
の増大を計ったアナログーデジタル変換装置を示し、第
９図は、第８図のアナログーデジタル変換装置に並列比
較型アナログーデジタル変換器７６を縦続接続すること
により、更にビット数の増大を計ったアナログーデジタ
ル変換装置を示す。第８図、第９図に示す装置の動作原
理は、第７図に示すものと同様である。ただし、第８図
及び第９図における前段及び後段のアナログーデジタル
変換回路７４は、同一の回路構成をしているが、設定さ
れた基準電圧値が異なる。以上の説明は、本発明の好適
な実施例についてのみ行なったが、本発明の要旨を逸脱
しない範囲内において種々の変形、変更をしうろことは
、勿論である。
力電圧は、アナログーデジタル変換回路７４で上位ビッ
トのデジタル信号に変換され、更に、その折り返された
アナログ出力電圧を並列比較型アナログーデジタル変換
器で下位ビットのデジタル信号に変換する。符号変換回
路７８は、アナログーデジタル変換回路７４の上位ビッ
ト・デジタル出力信号及び並列比較型アナログーデジタ
ル変換器７６の下位ビット・デジタル出力信号を所望の
コードに変換する。ここで、アナログーデジタル変換回
路７４と並列比較型アナログーデジタル変換器７６のビ
ット数をそれぞれｍ，ｎとすると、この装置全体のビッ
ト数は（ｍ＋ｎ）ビットとなる。第８図は、本発明のア
ナログーデジタル変換回路７４を２段縦続してビット数
の増大を計ったアナログーデジタル変換装置を示し、第
９図は、第８図のアナログーデジタル変換装置に並列比
較型アナログーデジタル変換器７６を縦続接続すること
により、更にビット数の増大を計ったアナログーデジタ
ル変換装置を示す。第８図、第９図に示す装置の動作原
理は、第７図に示すものと同様である。ただし、第８図
及び第９図における前段及び後段のアナログーデジタル
変換回路７４は、同一の回路構成をしているが、設定さ
れた基準電圧値が異なる。以上の説明は、本発明の好適
な実施例についてのみ行なったが、本発明の要旨を逸脱
しない範囲内において種々の変形、変更をしうろことは
、勿論である。
例えば、第３図において、トランジスタ５４のコレクタ
出力電圧をＶｄとして取り出すと、符号変換又はその他
のデジタル処理に極めて有効である。〔発明の効果〕 上記の説明から明らかな如く、本発明を用いたアナログ
ーデジタル変換装置は、第１図に示すような従来の折り
返し型縦続接続アナログーデジタル変換器と同一ビット
を得ようとした場合、縦続接続する折り返し回驚数が少
なくてすみ、折り返し動作に伴う遅延時間が減少するの
で、より高速な動作が可能となり、また、第２図に示す
従来のアナログーデジタル変換器に比べて、簡易な回路
構成でアナログ電圧の折り返し機能とアナログーデジタ
ル変換機能とを行なわせることができるので、経済的な
アナログーデジタル変換装置を構成しうるという顕著な
利点を有する。
出力電圧をＶｄとして取り出すと、符号変換又はその他
のデジタル処理に極めて有効である。〔発明の効果〕 上記の説明から明らかな如く、本発明を用いたアナログ
ーデジタル変換装置は、第１図に示すような従来の折り
返し型縦続接続アナログーデジタル変換器と同一ビット
を得ようとした場合、縦続接続する折り返し回驚数が少
なくてすみ、折り返し動作に伴う遅延時間が減少するの
で、より高速な動作が可能となり、また、第２図に示す
従来のアナログーデジタル変換器に比べて、簡易な回路
構成でアナログ電圧の折り返し機能とアナログーデジタ
ル変換機能とを行なわせることができるので、経済的な
アナログーデジタル変換装置を構成しうるという顕著な
利点を有する。
【図面の簡単な説明】
第１図は従来の折り返し型縦続アナログーデジタル変換
器を示すブロック図、第２図は従釆の他の折り返し型縦
続アナログーデジタル変換器を示すブロック図、第３図
は本発明に用いるアナログーデジタル変換部の回路図、
第４図は第３図の動作説明図、第５図は本発明アナログ
ーデジタル変換回路の好適な実施例を示す接続図、第６
図は第５図の動作説明図、第７図ないし第９図は本発明
のアナログーデジタル変換回路を応用したアナログーデ
ジタル変換装置の例を示すブロック図である。 図において、５０，５２は第１トランジスタ対、５４，
５６は第２トランジスタ対、７０は第１電流源、７２は
第２電流源、９０はアナログ入力端子、９２〜９８は基
準電圧端子、１００〜１１４はデジタル出力端子、１１
６〜１２２は第３トランジスタ、１２６〜１３２はアナ
ログーデジタル変換部を示す。 第１図 第２図 第３図 第４図 第６図 第５図 第７図 第８図 第９図
器を示すブロック図、第２図は従釆の他の折り返し型縦
続アナログーデジタル変換器を示すブロック図、第３図
は本発明に用いるアナログーデジタル変換部の回路図、
第４図は第３図の動作説明図、第５図は本発明アナログ
ーデジタル変換回路の好適な実施例を示す接続図、第６
図は第５図の動作説明図、第７図ないし第９図は本発明
のアナログーデジタル変換回路を応用したアナログーデ
ジタル変換装置の例を示すブロック図である。 図において、５０，５２は第１トランジスタ対、５４，
５６は第２トランジスタ対、７０は第１電流源、７２は
第２電流源、９０はアナログ入力端子、９２〜９８は基
準電圧端子、１００〜１１４はデジタル出力端子、１１
６〜１２２は第３トランジスタ、１２６〜１３２はアナ
ログーデジタル変換部を示す。 第１図 第２図 第３図 第４図 第６図 第５図 第７図 第８図 第９図
Claims (1)
- １ エミツタが共通結合された第１トランジスタ対、該
第１トランジスタ対のエミツタに電流を供給する第１電
流源、それぞれのベースに上記第１トランジスタ対のコ
レクタ出力が加わりエミツタが共通結合された第２トラ
ンジスタ対、及び該第２トランジスタ対のエミツタに電
流を供給する第２電流源をそれぞれ有する複数のアナロ
グ−デジタル変換部と、これら複数のアナログ−デジタ
ル変換部の各々の上記第２トランジスタ対のエミツタ出
力をそれぞれベースに受け、エミツタが共通結合された
複数の第３トランジスタとを具え、上記各第１トランジ
スタ対の一方のベースに共通のアナログ入力信号を供給
すると共に、他方のベースにそれぞれ異なる基準電圧を
供給し、上記各第２トランジスタ対の少なくとも一方の
コレクタ及び上記各第３トランジスタのコレクタからデ
ジタル出力信号を得ることを特徴とするアナログ−デジ
タル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306577A JPS6021492B2 (ja) | 1977-04-14 | 1977-04-14 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306577A JPS6021492B2 (ja) | 1977-04-14 | 1977-04-14 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53128258A JPS53128258A (en) | 1978-11-09 |
| JPS6021492B2 true JPS6021492B2 (ja) | 1985-05-28 |
Family
ID=12653444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306577A Expired JPS6021492B2 (ja) | 1977-04-14 | 1977-04-14 | アナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021492B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141225U (ja) * | 1988-03-24 | 1989-09-27 |
-
1977
- 1977-04-14 JP JP4306577A patent/JPS6021492B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141225U (ja) * | 1988-03-24 | 1989-09-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53128258A (en) | 1978-11-09 |
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