JPS60209838A - プログラムメモリ装置 - Google Patents
プログラムメモリ装置Info
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- JPS60209838A JPS60209838A JP6791684A JP6791684A JPS60209838A JP S60209838 A JPS60209838 A JP S60209838A JP 6791684 A JP6791684 A JP 6791684A JP 6791684 A JP6791684 A JP 6791684A JP S60209838 A JPS60209838 A JP S60209838A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、１６ビツトマイクロコンピユータ用中央処
理装置（ＣＰＵ） ｆ用いるプログラムメモリ装置に関
するものである＠ 〔従来技術〕 第１図は、従来のものでｃｐａに８０８６を用いたプロ
グラムメモリ（ＲＯＭ ：読み出し専用メモリ）をアク
セスする定めの回路をブロック図に示したものである。
理装置（ＣＰＵ） ｆ用いるプログラムメモリ装置に関
するものである＠ 〔従来技術〕 第１図は、従来のものでｃｐａに８０８６を用いたプロ
グラムメモリ（ＲＯＭ ：読み出し専用メモリ）をアク
セスする定めの回路をブロック図に示したものである。
第１図の（１）は１６ビツトワンテツプ（！ＰＵ （８
０８６ｃｐｕ ）、（２１は８０８６ＣＰＵ ｉｌｌの
指令でＲＯＭ・Ｏ（３ａ） 。
０８６ｃｐｕ ）、（２１は８０８６ＣＰＵ ｉｌｌの
指令でＲＯＭ・Ｏ（３ａ） 。
ＲＯＭ−１（３１）） 、 ＲＯＭ−２（３Ｃりのいず
れかを選択するためのアドレスデコーダで、（３ａ）は
８０８６ＣＰＵ ［ｔｌのアドレス出力が８０００１１
番地からＢＦＦＦＨ番地の時に作動するＲＯＭ−０、（
３ｂ）は８０８６ＣＰＵ ｉｌｌのアドレス出力が００
００ｕ番地からＦＦＦＦＨ番地の時に作１ノするＲＯＭ
・ｌ、 （３ｃ）け８０８６ＣＰＵ （１１のアドレス
出力がＦＣＯＯＯＨ番地からＦＦＦＦＦＨ番地の時に作
動するＲＯＭ−２である。
れかを選択するためのアドレスデコーダで、（３ａ）は
８０８６ＣＰＵ ［ｔｌのアドレス出力が８０００１１
番地からＢＦＦＦＨ番地の時に作動するＲＯＭ−０、（
３ｂ）は８０８６ＣＰＵ ｉｌｌのアドレス出力が００
００ｕ番地からＦＦＦＦＨ番地の時に作１ノするＲＯＭ
・ｌ、 （３ｃ）け８０８６ＣＰＵ （１１のアドレス
出力がＦＣＯＯＯＨ番地からＦＦＦＦＦＨ番地の時に作
動するＲＯＭ−２である。
第２図は、第１図の８０８６ＣＰＵ ｆｉｌの持つメモ
リ空間１Ｍバイトのメモリマツプを示したものであるＯ
第３図は、第１図を具体的回路で表わしたものである。
リ空間１Ｍバイトのメモリマツプを示したものであるＯ
第３図は、第１図を具体的回路で表わしたものである。
第３図のｌ１ｌｔ′ｉｌａビツトワンチツプＣＰＵ（８
０８６ｃｐＵ） 、（２１はアドレスデコーダで（２ａ
）のＴＴＬ−工Ｃ（’７４Ｌ８１３９タイプ）、（２ｂ
）〜（２ｇ）のＡＮＤゲートにより構成されている。第
１図のＲＯＭ・ｏ （３ａ）。
０８６ｃｐＵ） 、（２１はアドレスデコーダで（２ａ
）のＴＴＬ−工Ｃ（’７４Ｌ８１３９タイプ）、（２ｂ
）〜（２ｇ）のＡＮＤゲートにより構成されている。第
１図のＲＯＭ・ｏ （３ａ）。
ＲＯＭ・１ （３１））、 ＲＯＭ−２（３０）は、第
３図のようにＬＯＷ側とＨ工ＧＨ側とに分担され、第１
図のＲＯＭ・ｏ （３ａ）は、第３図のＲＯＭ−０−Ｌ
（３ａｘ）とＲｏＭ−ｏ、−Ｈ（３ａｓ）で構成され
る。同様にして、第１図のＲＯＭ−１（ｓｂ）。
３図のようにＬＯＷ側とＨ工ＧＨ側とに分担され、第１
図のＲＯＭ・ｏ （３ａ）は、第３図のＲＯＭ−０−Ｌ
（３ａｘ）とＲｏＭ−ｏ、−Ｈ（３ａｓ）で構成され
る。同様にして、第１図のＲＯＭ−１（ｓｂ）。
ＲＯＭ−２（３Ｃ）は、第３図のＲＯＭ・１− Ｌ （
３ｂｌ）とＲＯＭ・１− Ｈ（３ｂａ）、 ＲＯ’Ｍ−
２−Ｌ （３（！ｌ）とＲＯＭ−２−Ｈ（３ｃａ）Ｋそ
れぞれ分かｆ′Ｌ、用いられる。
３ｂｌ）とＲＯＭ・１− Ｈ（３ｂａ）、 ＲＯ’Ｍ−
２−Ｌ （３（！ｌ）とＲＯＭ−２−Ｈ（３ｃａ）Ｋそ
れぞれ分かｆ′Ｌ、用いられる。
第４図は、第３図の動作についてフローチャートで示し
たものである。
たものである。
第５図は、アドレスデコーダ（２）の構成要素であるＴ
ＴＬ −ＩＣ（７４ＬＳＩ３９） （２ａ）の真理値表
を示す。
ＴＬ −ＩＣ（７４ＬＳＩ３９） （２ａ）の真理値表
を示す。
第６図は、第３図の回路ニおけるアドレスデコーダ（２
）のアドレス入力による動作を示したものである。（尚
、ＲＯＭの入力端子ａＳへの入力は、ＬＯＷ信号でアク
ティブとなる。） 次に第３図に示す回路の動作について説明する。
）のアドレス入力による動作を示したものである。（尚
、ＲＯＭの入力端子ａＳへの入力は、ＬＯＷ信号でアク
ティブとなる。） 次に第３図に示す回路の動作について説明する。
８０８６０ＰＵ （１１が電源投入後又はリセット後自
動スタートする番地はＦＦＦＦＯＲ番地であり、スター
ト後ＦＦＦＦＯＨ番地に向って演算が進行する。従って
スタート着地のＦＦＦＦ０ Ｈ番地から最終番地のＦＦ
ＦＦＦＨＦＦＦＦＯＲか１６バイトしかないため、この
鎖酸１’ｒ／／ｉ、プログラムの先頭番地にプログラム
が飛ぶようにジャンプ命令を書き込む。このジャンプ命
令はＲＯＭ−２−Ｌ （３（！ｌ）及びＲＯＭ・２−
Ｈ（３ｃ２） ＶＣ書き込まねており、８０８６０ＰＵ
（１１をリセット後スタートしてＲＯＭ−２−Ｌ （
３ｃ１）及びＲＯＭ・２− Ｈ（３ｃ＋ａ）を実行する
と、プログラムの実行はＲＯＭ −Ｌ （３ａｘ）及び
ＲＯＭ Ｈ（３ａ２）のプログラムの先頭番地５ｏｏｏ
ｕに移行され演算されていく。
動スタートする番地はＦＦＦＦＯＲ番地であり、スター
ト後ＦＦＦＦＯＨ番地に向って演算が進行する。従って
スタート着地のＦＦＦＦ０ Ｈ番地から最終番地のＦＦ
ＦＦＦＨＦＦＦＦＯＲか１６バイトしかないため、この
鎖酸１’ｒ／／ｉ、プログラムの先頭番地にプログラム
が飛ぶようにジャンプ命令を書き込む。このジャンプ命
令はＲＯＭ−２−Ｌ （３（！ｌ）及びＲＯＭ・２−
Ｈ（３ｃ２） ＶＣ書き込まねており、８０８６０ＰＵ
（１１をリセット後スタートしてＲＯＭ−２−Ｌ （
３ｃ１）及びＲＯＭ・２− Ｈ（３ｃ＋ａ）を実行する
と、プログラムの実行はＲＯＭ −Ｌ （３ａｘ）及び
ＲＯＭ Ｈ（３ａ２）のプログラムの先頭番地５ｏｏｏ
ｕに移行され演算されていく。
この動作を第４図の動作フローチャートもまじえて順を
おって説明する。
おって説明する。
８０８６ＣＰＵ （１１をリセット後、８０８６ＣＰＵ
ｆｉ＋は、ＦＦＦＦＯＨ番地をアドレス出力する。そ
のアドレス出力は、アドレス・バスによりアドレスデコ
ーダ（２）及び全てのＲＯＭ （３ａｘ） （３ａ２）
（３１）ｌ） （ｓｂ２） （３０１） （３０２）
に入力される。そしてアドレスデコーダ（２）では、そ
のアドレス出力がＦＦＦＦＯＲであるからアドレスデコ
ーダの構成要素である（２ａ）の出力端子２ＹＩより出
力される（第５図及び第６図参照）ことによって、ＲＯ
Ｍ・２− Ｌ （３（！ｌ）及びＲＯＭ−２−Ｈ（３ｃ
＋ａ）が選択される。選択されたＲＯＭ・２− Ｌ （
３０１）及びＲＯＭ・２− Ｈ（３Ｃ２）のアドレスＦ
ＦＦＦ０ｎ番地からのデータの内容をデータ・バスを通
して８０８６’ＣＰＵ ｉｌｌに対し出力される。そし
て、８０８６０ＰＵ ｉｌｌけ、そのデータを解読し実
行する。そこで、前述したようＶＣＲＯＭ−２−Ｌ （
３０１）及びＲＯＭ・２− Ｈ（３（！２）のアドレス
ＦＦＦＦＯＲ番地からＦＦＦＦＦ Ｈ番地にけＲＯＭ・
０−Ｌ（３ａｌ）及びＲＯＭ・Ｏ−Ｈ（３ａＱ）のアド
レス８０００ｕ番地に飛びなさいというプログラム命令
が書き込まれているから、当然ＲＯＭ−２−Ｌ （３０
１）及びＲＯＭ−２−Ｈ（３０２）を解読実行していく
と８０８６ＣＰＵ （１１のアドレス出力は８０００Ｈ
番地を出力する。そして、このアドレス出力８０００Ｈ
番地がアドレスデコーダ（２１に入力されると、アドレ
スデコーダ（２）の構成要素である（２ａ）の出力端子
ＩＹ２より出力さｔｌ、 （第５図及び第６図参照）、
ＲＯＭ・Ｏ−Ｌ （３ａｘ）及びＲＯＭ−ｏ −Ｈ（３
ａａ）選択される。そのＲＯＭ （３ａｘ）及び（３ａ
Ｑ）のアドレス８０００１１ ＠地からのデータがデー
タ・バスを通してＢＯｓ６ｃｐｔ＋（１１Ｖｃ入力さね
、解読し実行されていく。
ｆｉ＋は、ＦＦＦＦＯＨ番地をアドレス出力する。そ
のアドレス出力は、アドレス・バスによりアドレスデコ
ーダ（２）及び全てのＲＯＭ （３ａｘ） （３ａ２）
（３１）ｌ） （ｓｂ２） （３０１） （３０２）
に入力される。そしてアドレスデコーダ（２）では、そ
のアドレス出力がＦＦＦＦＯＲであるからアドレスデコ
ーダの構成要素である（２ａ）の出力端子２ＹＩより出
力される（第５図及び第６図参照）ことによって、ＲＯ
Ｍ・２− Ｌ （３（！ｌ）及びＲＯＭ−２−Ｈ（３ｃ
＋ａ）が選択される。選択されたＲＯＭ・２− Ｌ （
３０１）及びＲＯＭ・２− Ｈ（３Ｃ２）のアドレスＦ
ＦＦＦ０ｎ番地からのデータの内容をデータ・バスを通
して８０８６’ＣＰＵ ｉｌｌに対し出力される。そし
て、８０８６０ＰＵ ｉｌｌけ、そのデータを解読し実
行する。そこで、前述したようＶＣＲＯＭ−２−Ｌ （
３０１）及びＲＯＭ・２− Ｈ（３（！２）のアドレス
ＦＦＦＦＯＲ番地からＦＦＦＦＦ Ｈ番地にけＲＯＭ・
０−Ｌ（３ａｌ）及びＲＯＭ・Ｏ−Ｈ（３ａＱ）のアド
レス８０００ｕ番地に飛びなさいというプログラム命令
が書き込まれているから、当然ＲＯＭ−２−Ｌ （３０
１）及びＲＯＭ−２−Ｈ（３０２）を解読実行していく
と８０８６ＣＰＵ （１１のアドレス出力は８０００Ｈ
番地を出力する。そして、このアドレス出力８０００Ｈ
番地がアドレスデコーダ（２１に入力されると、アドレ
スデコーダ（２）の構成要素である（２ａ）の出力端子
ＩＹ２より出力さｔｌ、 （第５図及び第６図参照）、
ＲＯＭ・Ｏ−Ｌ （３ａｘ）及びＲＯＭ−ｏ −Ｈ（３
ａａ）選択される。そのＲＯＭ （３ａｘ）及び（３ａ
Ｑ）のアドレス８０００１１ ＠地からのデータがデー
タ・バスを通してＢＯｓ６ｃｐｔ＋（１１Ｖｃ入力さね
、解読し実行されていく。
しかるに従来のようなプログラムメモリ（ＲＯＭ ）の
使い方をしておれは、第３図のＲＯＭ−２−Ｌ （３Ｃ
１）及びＲＯＭ−２−Ｈ（３Ｃ２）といった、ただプロ
グラムを走らせるためだ゛けのわずか１６バイト以内の
ジャンプ命令を畜き込んだＲＯＭ ｉ ２ヶ必ず必要で
あるため、大変不経済であり、また、わずられしいとい
った欠点があった。
使い方をしておれは、第３図のＲＯＭ−２−Ｌ （３Ｃ
１）及びＲＯＭ−２−Ｈ（３Ｃ２）といった、ただプロ
グラムを走らせるためだ゛けのわずか１６バイト以内の
ジャンプ命令を畜き込んだＲＯＭ ｉ ２ヶ必ず必要で
あるため、大変不経済であり、また、わずられしいとい
った欠点があった。
この発明は、かかる欠点を改善する目的でなされたもの
で、アドレスデコーダの出力ｖｃＯＲゲートを設け、共
用することにより、１個のＲＯＭ ＶＣ対して８０８６
ｃｐｔｒがアクセスするようにして、ＲＯＭ ｉ少なく
するプログラムメモリを提案することを目的としている
。
で、アドレスデコーダの出力ｖｃＯＲゲートを設け、共
用することにより、１個のＲＯＭ ＶＣ対して８０８６
ｃｐｔｒがアクセスするようにして、ＲＯＭ ｉ少なく
するプログラムメモリを提案することを目的としている
。
〔発明の５１！画例〕
第７図は、この発（７）の概念的な例を示すブロック図
である。第７図のｆｉｌは１６ビツトワンチツグＣＰＵ
（８０８６ｃｐＵ） 、ｉ２１け８０８６０ＰＵ （
１１の指令でどのＲＯＭを選択するかを決めるアドレス
デコーダ、（記）は通常のフログラムが入ったＲＯＭ−
０、（３ｅ） ｆｉプログラムと従来の切作説用のとこ
ろで述べたジャンプ命令とが入ったＲＯＭ・１．１４）
はアドレスデコーダ＋２１より出力されるＲＯＭ選折１
言号の論理和をとるＯＲゲートよりなる。
である。第７図のｆｉｌは１６ビツトワンチツグＣＰＵ
（８０８６ｃｐＵ） 、ｉ２１け８０８６０ＰＵ （
１１の指令でどのＲＯＭを選択するかを決めるアドレス
デコーダ、（記）は通常のフログラムが入ったＲＯＭ−
０、（３ｅ） ｆｉプログラムと従来の切作説用のとこ
ろで述べたジャンプ命令とが入ったＲＯＭ・１．１４）
はアドレスデコーダ＋２１より出力されるＲＯＭ選折１
言号の論理和をとるＯＲゲートよりなる。
とのｖＪマ図を具体的に表わした回路を第８図に示す。
第８図のｉｌｌは１６ピツトワンチツグｃｐｕ （８０
８６ｃｐｕ）、（２）はアドレスデコーダで（２ａ）の
ＴＴＬ−ＩＣ（７４ＬＳ１３９タイプ）、（２ｂ）〜（
２ｇ）のＡＮＤゲートにより構成さねている。（３１１
１）及び（：！ｔ１２）は通常のプログラムが入ったＲ
ＯＭで、（３ｅ１）及び（３ａ ２）はプログラムとジ
ャンプ命令の入ったＲＯＭであり、それらのＲＯＭのＬ
ＯＷ側ＬｒｉＲＯＭ−０−Ｌ、 ＲＯＭ−１−Ｌで、Ｈ
ＩＧＨＩＩｌｌｌけＲＯＭ・Ｏ−Ｈ、ＲＯＭ−１−Ｈで
あるＯ （４ａ）け′ｒドレスデコーダ（２）より出力
さねるＲＯＭ １ｌｉｌ択信号の論理利金とるＯＲゲー
トである。
８６ｃｐｕ）、（２）はアドレスデコーダで（２ａ）の
ＴＴＬ−ＩＣ（７４ＬＳ１３９タイプ）、（２ｂ）〜（
２ｇ）のＡＮＤゲートにより構成さねている。（３１１
１）及び（：！ｔ１２）は通常のプログラムが入ったＲ
ＯＭで、（３ｅ１）及び（３ａ ２）はプログラムとジ
ャンプ命令の入ったＲＯＭであり、それらのＲＯＭのＬ
ＯＷ側ＬｒｉＲＯＭ−０−Ｌ、 ＲＯＭ−１−Ｌで、Ｈ
ＩＧＨＩＩｌｌｌけＲＯＭ・Ｏ−Ｈ、ＲＯＭ−１−Ｈで
あるＯ （４ａ）け′ｒドレスデコーダ（２）より出力
さねるＲＯＭ １ｌｉｌ択信号の論理利金とるＯＲゲー
トである。
第９図は、第８図の動作についてフローチャートで示し
たものである。第１０図は４８図の８０８６０ＰＵのメ
モリマツプ、第１１図は第８図のＲＯＭ−１−Ｌ （３
ｅｘ）及びＲＯＭ４− Ｈ（３ｅａ）のプログラム同番
（ｌｉｔ成）を示したものであり、第１１図に示すよう
Ｋ ＲＯＭを１つのものと考えた場合、１ケのＲＯＭに
対して３つのアドレスを持つＲＯＭとなる。
たものである。第１０図は４８図の８０８６０ＰＵのメ
モリマツプ、第１１図は第８図のＲＯＭ−１−Ｌ （３
ｅｘ）及びＲＯＭ４− Ｈ（３ｅａ）のプログラム同番
（ｌｉｔ成）を示したものであり、第１１図に示すよう
Ｋ ＲＯＭを１つのものと考えた場合、１ケのＲＯＭに
対して３つのアドレスを持つＲＯＭとなる。
■ ＲＯＭ自身の持つアドレス領域 ｏｏｏｏＨ〜３Ｆ
ＦＦＨ■ ８０８６ＣＰＵ Ｉｌｌ 、Ｏｚら見たアド
レス頭載（オフセットが＋ｃＯＯＯＨの場合） ００００Ｈ〜ＦＦＦＦ）ｌ ＣＯＯＯＨからＦＦＥ：ＦＨ’ｔで使用■ ８０８６Ｃ
ＰＵ （１１から見たアドレス頭載（オフセ゛ントが＋
ＦＣ＋０ＯＯＨの場合）ＦＯＯＯＯｎ〜ＦＦＦＦＦＨ ＦＦＦＦＯＨからＦＦＦＦＦｕまで使用そこで、ｎｉＪ
述したプログラムの先頭静地にプログラムが移るように
ジャンプ命令を！き込むアドレス領域は、−ト記■のア
ドレスの見方で３ＦＦＯＲ＠地かう３ＦＦＦＢ番地ＶＣ
書き込んでおき、筐た、この饋Ｍ、ＶｃＩ″ｉ、通常の
プログラムけｄき込み禁止頭載とし、０ＯＯＯＨから３
Ｆ］！；Ｆｕまでがプログラムを書き込む１１１ｉｔ域
である。
ＦＦＨ■ ８０８６ＣＰＵ Ｉｌｌ 、Ｏｚら見たアド
レス頭載（オフセットが＋ｃＯＯＯＨの場合） ００００Ｈ〜ＦＦＦＦ）ｌ ＣＯＯＯＨからＦＦＥ：ＦＨ’ｔで使用■ ８０８６Ｃ
ＰＵ （１１から見たアドレス頭載（オフセ゛ントが＋
ＦＣ＋０ＯＯＨの場合）ＦＯＯＯＯｎ〜ＦＦＦＦＦＨ ＦＦＦＦＯＨからＦＦＦＦＦｕまで使用そこで、ｎｉＪ
述したプログラムの先頭静地にプログラムが移るように
ジャンプ命令を！き込むアドレス領域は、−ト記■のア
ドレスの見方で３ＦＦＯＲ＠地かう３ＦＦＦＢ番地ＶＣ
書き込んでおき、筐た、この饋Ｍ、ＶｃＩ″ｉ、通常の
プログラムけｄき込み禁止頭載とし、０ＯＯＯＨから３
Ｆ］！；Ｆｕまでがプログラムを書き込む１１１ｉｔ域
である。
第１２図は第８図の回路におけるアドレスデコーダ（２
）のアドレス入力による動作金示したものである。
）のアドレス入力による動作金示したものである。
この発明の動作について第８図、第９図、第１０図、第
１１図及び第１２図を用い説明する。
１１図及び第１２図を用い説明する。
８０８６ｃｐｕ ｔｌｌ ｉリセット後、８０８６ｃｐ
ｕ ｉｌｌ ｕ ＦＦＦＦＯＨ番地全アドレス出力する
。そのアドレス出力は、アドレス・バスを通してアドレ
スデコーダ（２）及びＲＯＭ・Ｏ−Ｌ （３ｄｘ）、
ＲＯＭ・Ｏ−Ｈ（ｓａａ）、 ＲＯＭ・１−Ｌ（３ｅｚ
）、 ＲＯＭ・１− Ｈ（３ｅ＊）に入力される。そし
てアドレスデコーダ（２）では、そのアドレス出力がＦ
ＦＦＦＯＲであるから、アドレスデコーダ）２）の構成
要素である（２ａ）の出力端子２Ｙａより出力さｆｌ（
第５図の真理値表及び第１２図参照）、ＯＲゲート（４
ａ）を通してＲｏＭ４− Ｌ （３ｅｌ） ｌｉｔびＲ
ＯＭ−１−Ｈ（３θ２）が選択される。
ｕ ｉｌｌ ｕ ＦＦＦＦＯＨ番地全アドレス出力する
。そのアドレス出力は、アドレス・バスを通してアドレ
スデコーダ（２）及びＲＯＭ・Ｏ−Ｌ （３ｄｘ）、
ＲＯＭ・Ｏ−Ｈ（ｓａａ）、 ＲＯＭ・１−Ｌ（３ｅｚ
）、 ＲＯＭ・１− Ｈ（３ｅ＊）に入力される。そし
てアドレスデコーダ（２）では、そのアドレス出力がＦ
ＦＦＦＯＲであるから、アドレスデコーダ）２）の構成
要素である（２ａ）の出力端子２Ｙａより出力さｆｌ（
第５図の真理値表及び第１２図参照）、ＯＲゲート（４
ａ）を通してＲｏＭ４− Ｌ （３ｅｌ） ｌｉｔびＲ
ＯＭ−１−Ｈ（３θ２）が選択される。
選択されたＲＯＭ・ｌ −Ｌ （３ｅｘ）及びＲＯＭ・
ｌ −Ｈ（３ｅＱ） ｆ） ７−１’ レスＦＦＦ’Ｆ
Ｏｎ番地からのデータ（前述■のアドレスの見方では３
ＦＦＯＲ番地からのデータ）の内容をデータ・バスを通
して８０８６ＣＰｕ Ｉｌｌに対して出力される。そし
て、８０８６ＣＰＵ（１）は、そのデータ（プログラム
の先頭番地５ｏｏｏｕ査地てジャンプさせる命令）を解
読実行していくと、８０８６ＣＰＵ ｉｌｌのアドレス
出力は８０００８番地をアドレスデコーダｊ２１ 、
ＲＯＭ・０− Ｌ （３ｄｘ）、 ＲＯＭ−０−Ｈ（３
ｄａ）、 ｌ及びＲＯＭ４− Ｌ （３ｅｌ）、 ＲＯ
Ｍ−１−Ｈ（３ｅｚ） Ｉ′ｔ′対し出力する。
ｌ −Ｈ（３ｅＱ） ｆ） ７−１’ レスＦＦＦ’Ｆ
Ｏｎ番地からのデータ（前述■のアドレスの見方では３
ＦＦＯＲ番地からのデータ）の内容をデータ・バスを通
して８０８６ＣＰｕ Ｉｌｌに対して出力される。そし
て、８０８６ＣＰＵ（１）は、そのデータ（プログラム
の先頭番地５ｏｏｏｕ査地てジャンプさせる命令）を解
読実行していくと、８０８６ＣＰＵ ｉｌｌのアドレス
出力は８０００８番地をアドレスデコーダｊ２１ 、
ＲＯＭ・０− Ｌ （３ｄｘ）、 ＲＯＭ−０−Ｈ（３
ｄａ）、 ｌ及びＲＯＭ４− Ｌ （３ｅｌ）、 ＲＯ
Ｍ−１−Ｈ（３ｅｚ） Ｉ′ｔ′対し出力する。
そうして、このアドレス出カ８０００ｕ番地がアドレス
デコーダ（２）ニ入力されると、アドレスデコーダ（２
）の構成要素である（２ａ）の出方端子ＩＹ２より出力
され（第５図の真理値表及び第１２図参照）、ＲＯＭ−
０−１（３ａｌ）及びＲＯＭ−０−Ｈ（３ｄ２）が選択
される。その選択さねたＲＯＭ−０−Ｌ （３ｄｘ）、
ＲＯＭ−０−Ｈ（ｊＭ２）のアドレス８０００Ｈ番地
からのデータがデータ・バスを通して８０８６ｃｐｕ
ｉｌｌ Ｋ入力さね、解読し実行してぃ（。８０８６Ｃ
ＰＵ ｆＪｌが実行していくうチニアドレス出力が００
００８番地になると、アドレスデコーダ；２）の構成要
素である（２ａ）の出力端子ＩＹ３より出力さｔｌ（第
５図の真理値表及び第１２図参照）、ＯＲゲート（４ａ
）を通して再びＲＯＭ・１−Ｌ （３ｅｚ）、 ＲＯＭ
−１−Ｈ（３ｅ２）が選択され使用される。
デコーダ（２）ニ入力されると、アドレスデコーダ（２
）の構成要素である（２ａ）の出方端子ＩＹ２より出力
され（第５図の真理値表及び第１２図参照）、ＲＯＭ−
０−１（３ａｌ）及びＲＯＭ−０−Ｈ（３ｄ２）が選択
される。その選択さねたＲＯＭ−０−Ｌ （３ｄｘ）、
ＲＯＭ−０−Ｈ（ｊＭ２）のアドレス８０００Ｈ番地
からのデータがデータ・バスを通して８０８６ｃｐｕ
ｉｌｌ Ｋ入力さね、解読し実行してぃ（。８０８６Ｃ
ＰＵ ｆＪｌが実行していくうチニアドレス出力が００
００８番地になると、アドレスデコーダ；２）の構成要
素である（２ａ）の出力端子ＩＹ３より出力さｔｌ（第
５図の真理値表及び第１２図参照）、ＯＲゲート（４ａ
）を通して再びＲＯＭ・１−Ｌ （３ｅｚ）、 ＲＯＭ
−１−Ｈ（３ｅ２）が選択され使用される。
上記のようにすると、隼に約１６バイトだけのジャンプ
命令を書き込んだＲＯＭ ’ｉ ２個少なくすることが
できる。
命令を書き込んだＲＯＭ ’ｉ ２個少なくすることが
できる。
上記実施例（第８図）ＶＣおいては、第３図のＲＯＭ・
Ｏ−Ｌ （３ａｘ）及びＲＯＭ・Ｏ−Ｈ（３ａ２）の２
ケだけでたりる少量のプログラムサイズの場合であった
が、逆に第３図の全てのＲＯＭ （３ａｘ） （３ａａ
） （３’Ｍ）（３Ｍ） （３Ｃ１） （３Ｃ２）が必
要というプログラムサイズが大きい場合の例について、
第１３１Ｑ 、第１４図。
Ｏ−Ｌ （３ａｘ）及びＲＯＭ・Ｏ−Ｈ（３ａ２）の２
ケだけでたりる少量のプログラムサイズの場合であった
が、逆に第３図の全てのＲＯＭ （３ａｘ） （３ａａ
） （３’Ｍ）（３Ｍ） （３Ｃ１） （３Ｃ２）が必
要というプログラムサイズが大きい場合の例について、
第１３１Ｑ 、第１４図。
第１５図、第１６図及び第１γ図を…い説明する。
まず、最初に構成としては、第１３図は第３図の従来の
回路ニアドレスデコーダ＋２１の構成要素である（２ａ
）の出力端子２Ｙａと８０８６ＣＰＵ （１１のアドレ
ス出力Ａ１６のＮＯＴゲート（２ｈ）の出力とをＯＲゲ
−） （４ｂ）で〈〈す、その出力をＲＯＭ・２− Ｌ
（３ｈｉ）。
回路ニアドレスデコーダ＋２１の構成要素である（２ａ
）の出力端子２Ｙａと８０８６ＣＰＵ （１１のアドレ
ス出力Ａ１６のＮＯＴゲート（２ｈ）の出力とをＯＲゲ
−） （４ｂ）で〈〈す、その出力をＲＯＭ・２− Ｌ
（３ｈｉ）。
ＲＯＭ・２− Ｈ（３ｂＱ）の選択は号として追加した
ものである。
ものである。
第１４図は、第１３図の動作についてフローチャートで
示したものである。
示したものである。
第１５図は第１３図の８０８６ＣＰＵのメモリマツプ、
第１６図は、第１３図のＲＯＭ・２− Ｌ （３ｈ、ｌ
）及びＲＯＭ・２− Ｈ（３ｈＱ）のプログラム内容（
１１１成）とアドレスを示したものである。
第１６図は、第１３図のＲＯＭ・２− Ｌ （３ｈ、ｌ
）及びＲＯＭ・２− Ｈ（３ｈＱ）のプログラム内容（
１１１成）とアドレスを示したものである。
第１７図は、第１３図の回路におけるアドレスデコーダ
（２）のアドレス入力による動作金量したものである。
（２）のアドレス入力による動作金量したものである。
次［１）Ｊ作ニツイテ説明する。８０８６０ＰＵ ｉｌ
ｊ ｆリセット後、８０８６ＣＰＵ （ｌ］は、ＦＦＦ
Ｆｏｎ番地をアドレス出力する。そのアドレス出力は、
アドレス・バスを通してアドレスデコーダ（２）及び全
てのＩ（ＯＭ （３ｆｔ）（３ｒｐ＋） （３ｇｚ）
（３＋：ｕ） （３ｈｌ） （３ｈ２）に入力さハる。
ｊ ｆリセット後、８０８６ＣＰＵ （ｌ］は、ＦＦＦ
Ｆｏｎ番地をアドレス出力する。そのアドレス出力は、
アドレス・バスを通してアドレスデコーダ（２）及び全
てのＩ（ＯＭ （３ｆｔ）（３ｒｐ＋） （３ｇｚ）
（３＋：ｕ） （３ｈｌ） （３ｈ２）に入力さハる。
そして、アドレスデコーダ（２）では、そのアドレス出
力がＦＦＦＦ’ＯＢであるからアドレスデコーダ（２１
の構成要素である（２ａ）の出力端子２Ｙ３より出力さ
ね（第５図の真理値表及び第１７図参照）、ＯＲゲ−Ｉ
−（４ｂ）を辿してＲＯＭ−２−Ｌ （３ｈｌ）及びＲ
ＯＭ −２−Ｈ（３ｈ２）が選択される。選択されたＲ
ＯＭ−２−Ｌ（３ｈｌ）及びＲＯＭ・２− Ｈ（３ｈ２
）のアドレスＦＦＦＦ０ｕ番地からのデータ（ＲＯＭ自
身のアドレスから覚ると３ＦＦＯＢ番地からのデータ；
第１６図参照）の内容をデータ・バスを通して８０８６
ＣＰＵ（１）に対して出力される。そして、８０８６Ｃ
ＰＵ （１１け、そのデータ（プログラムの先頭番地８
０００Ｈ番地にジャンプさせる命令）を解読実行してい
くと、８０８６０ＰＵ ＋ｌ＋のアドレス出力は８００
０Ｈ番地をアドレスデコーダ（２）及び全てのＲＯＭ
（３ｆｘ） （３ｆ２） （３ｇｘ） （，３ｇ２）
（３ｈｚ） （３ｈ２）に対して出力する。
力がＦＦＦＦ’ＯＢであるからアドレスデコーダ（２１
の構成要素である（２ａ）の出力端子２Ｙ３より出力さ
ね（第５図の真理値表及び第１７図参照）、ＯＲゲ−Ｉ
−（４ｂ）を辿してＲＯＭ−２−Ｌ （３ｈｌ）及びＲ
ＯＭ −２−Ｈ（３ｈ２）が選択される。選択されたＲ
ＯＭ−２−Ｌ（３ｈｌ）及びＲＯＭ・２− Ｈ（３ｈ２
）のアドレスＦＦＦＦ０ｕ番地からのデータ（ＲＯＭ自
身のアドレスから覚ると３ＦＦＯＢ番地からのデータ；
第１６図参照）の内容をデータ・バスを通して８０８６
ＣＰＵ（１）に対して出力される。そして、８０８６Ｃ
ＰＵ （１１け、そのデータ（プログラムの先頭番地８
０００Ｈ番地にジャンプさせる命令）を解読実行してい
くと、８０８６０ＰＵ ＋ｌ＋のアドレス出力は８００
０Ｈ番地をアドレスデコーダ（２）及び全てのＲＯＭ
（３ｆｘ） （３ｆ２） （３ｇｘ） （，３ｇ２）
（３ｈｚ） （３ｈ２）に対して出力する。
そして、このアドレス出力５ｏｏｏＨ番地がアドレスデ
コーダ（２）に入力されると、アドレスデコーダ（２）
の構成要素である（２ａ）の出力端子ＩＹ２より出力さ
れ（第５図の真理値表及び第１７図参照）、ＲＯＭ・０
−Ｌ（３ｆｌ）及びＲＯＭ・Ｏ−Ｈ（３ｆ２）が選択さ
れる。その選択さ名たＲＯＭ・Ｏ−Ｌ （３ｆｔ）、
ＲＯＭ・０− Ｈ（３ｆ、＋）のアドレス８０００ｕ番
地からのデータがデータ・バスを通して８０８６０ＰＵ
（１１Ｍ入力され、解読し実行していく。８ｏｓａＣ
ＰＵ （１１が実行していくうちにアドレス出力が１０
０００８番地になると、アドレスデコーダ（２）の構成
要素の（２ｈ）より出力さね（第５図の真理値表及び第
１７図参照）、ＯＲゲート（４ｂ）を通して再びＲＯＭ
・２−、、Ｌ （３ｈｘ）、 ＲＯＭ・２−Ｈ（３ｈＱ
）が選択され使用される。
コーダ（２）に入力されると、アドレスデコーダ（２）
の構成要素である（２ａ）の出力端子ＩＹ２より出力さ
れ（第５図の真理値表及び第１７図参照）、ＲＯＭ・０
−Ｌ（３ｆｌ）及びＲＯＭ・Ｏ−Ｈ（３ｆ２）が選択さ
れる。その選択さ名たＲＯＭ・Ｏ−Ｌ （３ｆｔ）、
ＲＯＭ・０− Ｈ（３ｆ、＋）のアドレス８０００ｕ番
地からのデータがデータ・バスを通して８０８６０ＰＵ
（１１Ｍ入力され、解読し実行していく。８ｏｓａＣ
ＰＵ （１１が実行していくうちにアドレス出力が１０
０００８番地になると、アドレスデコーダ（２）の構成
要素の（２ｈ）より出力さね（第５図の真理値表及び第
１７図参照）、ＯＲゲート（４ｂ）を通して再びＲＯＭ
・２−、、Ｌ （３ｈｘ）、 ＲＯＭ・２−Ｈ（３ｈＱ
）が選択され使用される。
上記のようにすると、同数のＲＯＭを用いた場合のメモ
リー容量が１．５倍増大する。
リー容量が１．５倍増大する。
以ヒのように、この発明によれば、アドレスデコーダ出
力Ｋ ＯＲゲートを設けると共に、ジャンプ命令を書き
込んだＲＯＭを別に設けず、プログラムを導き込んだＲ
ＯＭの一部にジャンプ命令を書き込むようにしたので、
ＲＯＭが２個少なくすることができる効果を有し、また
、同数のＲＯＭを用いねば、メモリー容量ヲ増大させる
効果がある。
力Ｋ ＯＲゲートを設けると共に、ジャンプ命令を書き
込んだＲＯＭを別に設けず、プログラムを導き込んだＲ
ＯＭの一部にジャンプ命令を書き込むようにしたので、
ＲＯＭが２個少なくすることができる効果を有し、また
、同数のＲＯＭを用いねば、メモリー容量ヲ増大させる
効果がある。
第１図は従来のブロック図、第２図は第１図の８０８６
ＣＰＵのメモリマツプ、第３図は第１図の回路図、第４
図は第３図のフローチャート、第５図は第３図のアドレ
スデコーダの構成要素ＴＴＬ−工Ｃの真理値表、第６図
は渠３図のアドレスデコーダのタイミングチャート、第
７図はこの発（７）の−実施例を示すブロック図、第８
図は第〒図の回路図、第９図は第８図のフローチャート
、第１０図は第８図の８０８６Ｃｐｕのメモリマツプ、
第１１図Ｉ／′ｉ第８図のＲＯＭ・Ｏ−Ｌ （３ｄｚ）
、 ’ＲＯＭ−０−Ｈ（３ｄ２）のアドレスを図示、第
１２図は第８図のアドレスデコーダのタイミングチャー
ト、第１３図はこの発明の他の実施例を示す回路図、第
１４図は第１３図のフローチャート、第１５図は第１３
図の８０８６０ＰＵのメモリマツプ、第１６図は第１３
図（Ｄ ＲＯＭ−２−Ｌ （３ｇｚ）。 ＦｔＯＭ−２−Ｈ（３ｇｇ）のアドレスを図示、第１７
図は第１３図のアドレスデコーダのタイミングチャート
である。 図において、（１１は１６ビツトワンチツプＣ！ＰＵ
（８０８６ｃｐｕ ）、（２）はアドレスデコーダ、（
２ａ）けＴＴＬ−ＩＣ！ （’７４ＬＳＩ３９）、（２
ｂ）〜（２ｈ）はゲート素子、（３ａ） 〜（３ｅ）は
ＲＯＭ 、 ！４１ 、 （４ａ）、 （４ｂ）はＯＲ
ゲートである。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第７図 第２図 第４図 第６図 甥 の醇 のす 第９図 第１０図 第１１図 Ｉさ込Ｌ′脅威 第１５図 ジＶシア卆＋−Ｆ 書１込Ｌ・並城 第１６図
ＣＰＵのメモリマツプ、第３図は第１図の回路図、第４
図は第３図のフローチャート、第５図は第３図のアドレ
スデコーダの構成要素ＴＴＬ−工Ｃの真理値表、第６図
は渠３図のアドレスデコーダのタイミングチャート、第
７図はこの発（７）の−実施例を示すブロック図、第８
図は第〒図の回路図、第９図は第８図のフローチャート
、第１０図は第８図の８０８６Ｃｐｕのメモリマツプ、
第１１図Ｉ／′ｉ第８図のＲＯＭ・Ｏ−Ｌ （３ｄｚ）
、 ’ＲＯＭ−０−Ｈ（３ｄ２）のアドレスを図示、第
１２図は第８図のアドレスデコーダのタイミングチャー
ト、第１３図はこの発明の他の実施例を示す回路図、第
１４図は第１３図のフローチャート、第１５図は第１３
図の８０８６０ＰＵのメモリマツプ、第１６図は第１３
図（Ｄ ＲＯＭ−２−Ｌ （３ｇｚ）。 ＦｔＯＭ−２−Ｈ（３ｇｇ）のアドレスを図示、第１７
図は第１３図のアドレスデコーダのタイミングチャート
である。 図において、（１１は１６ビツトワンチツプＣ！ＰＵ
（８０８６ｃｐｕ ）、（２）はアドレスデコーダ、（
２ａ）けＴＴＬ−ＩＣ！ （’７４ＬＳＩ３９）、（２
ｂ）〜（２ｈ）はゲート素子、（３ａ） 〜（３ｅ）は
ＲＯＭ 、 ！４１ 、 （４ａ）、 （４ｂ）はＯＲ
ゲートである。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第７図 第２図 第４図 第６図 甥 の醇 のす 第９図 第１０図 第１１図 Ｉさ込Ｌ′脅威 第１５図 ジＶシア卆＋−Ｆ 書１込Ｌ・並城 第１６図
Claims (1)
- ＣＰＵと２つのＳなるアドレス頭Ｊ１１−持ち、その一
方には演算処理の制御等を行なうプログラムを、他の一
方Ｖｒｃはこのプログラムに対しジャンプを指令するプ
ログラムを有するプログラムメモリ。Ｌ記Ｃ！ＰＵ ７
Ｄらのアドレス信号を受け、Ｅ記プログラムメモリのい
す力のアドレスかを判定するアドレスデコーダ。このア
ドレスデコーダのアドレス判定出力に基づいて、−ヒ記
プログラムメモリのアドレスｆｊｌ’［を選択するＯＲ
ゲートを備え、ヒ記ＣＰＵからの信号がヒ記プログラム
のジャンプ指令のアドレスであれば、Ｌ記アドレスデコ
ーダがこれを解読して、Ｅ記ＯＲゲートによってＬＩｆ
！プログラムのジャンプ指令を有する°アドレス頭載の
メモリを選択しジャンプ指令に’Ｎ行させるようにした
プログラムメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6791684A JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6791684A JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60209838A true JPS60209838A (ja) | 1985-10-22 |
Family
ID=13358705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6791684A Pending JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60209838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008158964A (ja) * | 2006-12-26 | 2008-07-10 | Nec Access Technica Ltd | メモリ用アドレスマッピング方法、それを適用したメモリデバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
| JPS5775367A (en) * | 1980-10-28 | 1982-05-11 | Seiko Epson Corp | Microcomputer |
-
1984
- 1984-04-03 JP JP6791684A patent/JPS60209838A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
| JPS5775367A (en) * | 1980-10-28 | 1982-05-11 | Seiko Epson Corp | Microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008158964A (ja) * | 2006-12-26 | 2008-07-10 | Nec Access Technica Ltd | メモリ用アドレスマッピング方法、それを適用したメモリデバイス |
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