JPS60209838A - プログラムメモリ装置 - Google Patents
プログラムメモリ装置Info
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- JPS60209838A JPS60209838A JP6791684A JP6791684A JPS60209838A JP S60209838 A JPS60209838 A JP S60209838A JP 6791684 A JP6791684 A JP 6791684A JP 6791684 A JP6791684 A JP 6791684A JP S60209838 A JPS60209838 A JP S60209838A
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- rom
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- output
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、16ビツトマイクロコンピユータ用中央処
理装置(CPU) f用いるプログラムメモリ装置に関
するものである@ 〔従来技術〕 第1図は、従来のものでcpaに8086を用いたプロ
グラムメモリ(ROM :読み出し専用メモリ)をアク
セスする定めの回路をブロック図に示したものである。
理装置(CPU) f用いるプログラムメモリ装置に関
するものである@ 〔従来技術〕 第1図は、従来のものでcpaに8086を用いたプロ
グラムメモリ(ROM :読み出し専用メモリ)をアク
セスする定めの回路をブロック図に示したものである。
第1図の(1)は16ビツトワンテツプ(!PU (8
086cpu )、(21は8086CPU illの
指令でROM・O(3a) 。
086cpu )、(21は8086CPU illの
指令でROM・O(3a) 。
ROM−1(31)) 、 ROM−2(3Cりのいず
れかを選択するためのアドレスデコーダで、(3a)は
8086CPU [tlのアドレス出力が800011
番地からBFFFH番地の時に作動するROM−0、(
3b)は8086CPU illのアドレス出力が00
00u番地からFFFFH番地の時に作1ノするROM
・l、 (3c)け8086CPU (11のアドレス
出力がFCOOOH番地からFFFFFH番地の時に作
動するROM−2である。
れかを選択するためのアドレスデコーダで、(3a)は
8086CPU [tlのアドレス出力が800011
番地からBFFFH番地の時に作動するROM−0、(
3b)は8086CPU illのアドレス出力が00
00u番地からFFFFH番地の時に作1ノするROM
・l、 (3c)け8086CPU (11のアドレス
出力がFCOOOH番地からFFFFFH番地の時に作
動するROM−2である。
第2図は、第1図の8086CPU filの持つメモ
リ空間1Mバイトのメモリマツプを示したものであるO
第3図は、第1図を具体的回路で表わしたものである。
リ空間1Mバイトのメモリマツプを示したものであるO
第3図は、第1図を具体的回路で表わしたものである。
第3図のl1lt′ilaビツトワンチツプCPU(8
086cpU) 、(21はアドレスデコーダで(2a
)のTTL−工C(’74L8139タイプ)、(2b
)〜(2g)のANDゲートにより構成されている。第
1図のROM・o (3a)。
086cpU) 、(21はアドレスデコーダで(2a
)のTTL−工C(’74L8139タイプ)、(2b
)〜(2g)のANDゲートにより構成されている。第
1図のROM・o (3a)。
ROM・1 (31))、 ROM−2(30)は、第
3図のようにLOW側とH工GH側とに分担され、第1
図のROM・o (3a)は、第3図のROM−0−L
(3ax)とRoM−o、−H(3as)で構成され
る。同様にして、第1図のROM−1(sb)。
3図のようにLOW側とH工GH側とに分担され、第1
図のROM・o (3a)は、第3図のROM−0−L
(3ax)とRoM−o、−H(3as)で構成され
る。同様にして、第1図のROM−1(sb)。
ROM−2(3C)は、第3図のROM・1− L (
3bl)とROM・1− H(3ba)、 RO’M−
2−L (3(!l)とROM−2−H(3ca)Kそ
れぞれ分かf′L、用いられる。
3bl)とROM・1− H(3ba)、 RO’M−
2−L (3(!l)とROM−2−H(3ca)Kそ
れぞれ分かf′L、用いられる。
第4図は、第3図の動作についてフローチャートで示し
たものである。
たものである。
第5図は、アドレスデコーダ(2)の構成要素であるT
TL −IC(74LSI39) (2a)の真理値表
を示す。
TL −IC(74LSI39) (2a)の真理値表
を示す。
第6図は、第3図の回路ニおけるアドレスデコーダ(2
)のアドレス入力による動作を示したものである。(尚
、ROMの入力端子aSへの入力は、LOW信号でアク
ティブとなる。) 次に第3図に示す回路の動作について説明する。
)のアドレス入力による動作を示したものである。(尚
、ROMの入力端子aSへの入力は、LOW信号でアク
ティブとなる。) 次に第3図に示す回路の動作について説明する。
80860PU (11が電源投入後又はリセット後自
動スタートする番地はFFFFOR番地であり、スター
ト後FFFFOH番地に向って演算が進行する。従って
スタート着地のFFFF0 H番地から最終番地のFF
FFFHFFFFORか16バイトしかないため、この
鎖酸1’r//i、プログラムの先頭番地にプログラム
が飛ぶようにジャンプ命令を書き込む。このジャンプ命
令はROM−2−L (3(!l)及びROM・2−
H(3c2) VC書き込まねており、80860PU
(11をリセット後スタートしてROM−2−L (
3c1)及びROM・2− H(3c+a)を実行する
と、プログラムの実行はROM −L (3ax)及び
ROM H(3a2)のプログラムの先頭番地5ooo
uに移行され演算されていく。
動スタートする番地はFFFFOR番地であり、スター
ト後FFFFOH番地に向って演算が進行する。従って
スタート着地のFFFF0 H番地から最終番地のFF
FFFHFFFFORか16バイトしかないため、この
鎖酸1’r//i、プログラムの先頭番地にプログラム
が飛ぶようにジャンプ命令を書き込む。このジャンプ命
令はROM−2−L (3(!l)及びROM・2−
H(3c2) VC書き込まねており、80860PU
(11をリセット後スタートしてROM−2−L (
3c1)及びROM・2− H(3c+a)を実行する
と、プログラムの実行はROM −L (3ax)及び
ROM H(3a2)のプログラムの先頭番地5ooo
uに移行され演算されていく。
この動作を第4図の動作フローチャートもまじえて順を
おって説明する。
おって説明する。
8086CPU (11をリセット後、8086CPU
fi+は、FFFFOH番地をアドレス出力する。そ
のアドレス出力は、アドレス・バスによりアドレスデコ
ーダ(2)及び全てのROM (3ax) (3a2)
(31)l) (sb2) (301) (302)
に入力される。そしてアドレスデコーダ(2)では、そ
のアドレス出力がFFFFORであるからアドレスデコ
ーダの構成要素である(2a)の出力端子2YIより出
力される(第5図及び第6図参照)ことによって、RO
M・2− L (3(!l)及びROM−2−H(3c
+a)が選択される。選択されたROM・2− L (
301)及びROM・2− H(3C2)のアドレスF
FFF0n番地からのデータの内容をデータ・バスを通
して8086’CPU illに対し出力される。そし
て、80860PU illけ、そのデータを解読し実
行する。そこで、前述したようVCROM−2−L (
301)及びROM・2− H(3(!2)のアドレス
FFFFOR番地からFFFFF H番地にけROM・
0−L(3al)及びROM・O−H(3aQ)のアド
レス8000u番地に飛びなさいというプログラム命令
が書き込まれているから、当然ROM−2−L (30
1)及びROM−2−H(302)を解読実行していく
と8086CPU (11のアドレス出力は8000H
番地を出力する。そして、このアドレス出力8000H
番地がアドレスデコーダ(21に入力されると、アドレ
スデコーダ(2)の構成要素である(2a)の出力端子
IY2より出力さtl、 (第5図及び第6図参照)、
ROM・O−L (3ax)及びROM−o −H(3
aa)選択される。そのROM (3ax)及び(3a
Q)のアドレス800011 @地からのデータがデー
タ・バスを通してBOs6cpt+(11Vc入力さね
、解読し実行されていく。
fi+は、FFFFOH番地をアドレス出力する。そ
のアドレス出力は、アドレス・バスによりアドレスデコ
ーダ(2)及び全てのROM (3ax) (3a2)
(31)l) (sb2) (301) (302)
に入力される。そしてアドレスデコーダ(2)では、そ
のアドレス出力がFFFFORであるからアドレスデコ
ーダの構成要素である(2a)の出力端子2YIより出
力される(第5図及び第6図参照)ことによって、RO
M・2− L (3(!l)及びROM−2−H(3c
+a)が選択される。選択されたROM・2− L (
301)及びROM・2− H(3C2)のアドレスF
FFF0n番地からのデータの内容をデータ・バスを通
して8086’CPU illに対し出力される。そし
て、80860PU illけ、そのデータを解読し実
行する。そこで、前述したようVCROM−2−L (
301)及びROM・2− H(3(!2)のアドレス
FFFFOR番地からFFFFF H番地にけROM・
0−L(3al)及びROM・O−H(3aQ)のアド
レス8000u番地に飛びなさいというプログラム命令
が書き込まれているから、当然ROM−2−L (30
1)及びROM−2−H(302)を解読実行していく
と8086CPU (11のアドレス出力は8000H
番地を出力する。そして、このアドレス出力8000H
番地がアドレスデコーダ(21に入力されると、アドレ
スデコーダ(2)の構成要素である(2a)の出力端子
IY2より出力さtl、 (第5図及び第6図参照)、
ROM・O−L (3ax)及びROM−o −H(3
aa)選択される。そのROM (3ax)及び(3a
Q)のアドレス800011 @地からのデータがデー
タ・バスを通してBOs6cpt+(11Vc入力さね
、解読し実行されていく。
しかるに従来のようなプログラムメモリ(ROM )の
使い方をしておれは、第3図のROM−2−L (3C
1)及びROM−2−H(3C2)といった、ただプロ
グラムを走らせるためだ゛けのわずか16バイト以内の
ジャンプ命令を畜き込んだROM i 2ヶ必ず必要で
あるため、大変不経済であり、また、わずられしいとい
った欠点があった。
使い方をしておれは、第3図のROM−2−L (3C
1)及びROM−2−H(3C2)といった、ただプロ
グラムを走らせるためだ゛けのわずか16バイト以内の
ジャンプ命令を畜き込んだROM i 2ヶ必ず必要で
あるため、大変不経済であり、また、わずられしいとい
った欠点があった。
この発明は、かかる欠点を改善する目的でなされたもの
で、アドレスデコーダの出力vcORゲートを設け、共
用することにより、1個のROM VC対して8086
cptrがアクセスするようにして、ROM i少なく
するプログラムメモリを提案することを目的としている
。
で、アドレスデコーダの出力vcORゲートを設け、共
用することにより、1個のROM VC対して8086
cptrがアクセスするようにして、ROM i少なく
するプログラムメモリを提案することを目的としている
。
〔発明の51!画例〕
第7図は、この発(7)の概念的な例を示すブロック図
である。第7図のfilは16ビツトワンチツグCPU
(8086cpU) 、i21け80860PU (
11の指令でどのROMを選択するかを決めるアドレス
デコーダ、(記)は通常のフログラムが入ったROM−
0、(3e) fiプログラムと従来の切作説用のとこ
ろで述べたジャンプ命令とが入ったROM・1.14)
はアドレスデコーダ+21より出力されるROM選折1
言号の論理和をとるORゲートよりなる。
である。第7図のfilは16ビツトワンチツグCPU
(8086cpU) 、i21け80860PU (
11の指令でどのROMを選択するかを決めるアドレス
デコーダ、(記)は通常のフログラムが入ったROM−
0、(3e) fiプログラムと従来の切作説用のとこ
ろで述べたジャンプ命令とが入ったROM・1.14)
はアドレスデコーダ+21より出力されるROM選折1
言号の論理和をとるORゲートよりなる。
とのvJマ図を具体的に表わした回路を第8図に示す。
第8図のillは16ピツトワンチツグcpu (80
86cpu)、(2)はアドレスデコーダで(2a)の
TTL−IC(74LS139タイプ)、(2b)〜(
2g)のANDゲートにより構成さねている。(311
1)及び(:!t12)は通常のプログラムが入ったR
OMで、(3e1)及び(3a 2)はプログラムとジ
ャンプ命令の入ったROMであり、それらのROMのL
OW側LriROM−0−L、 ROM−1−Lで、H
IGHIIlllけROM・O−H、ROM−1−Hで
あるO (4a)け′rドレスデコーダ(2)より出力
さねるROM 1lil択信号の論理利金とるORゲー
トである。
86cpu)、(2)はアドレスデコーダで(2a)の
TTL−IC(74LS139タイプ)、(2b)〜(
2g)のANDゲートにより構成さねている。(311
1)及び(:!t12)は通常のプログラムが入ったR
OMで、(3e1)及び(3a 2)はプログラムとジ
ャンプ命令の入ったROMであり、それらのROMのL
OW側LriROM−0−L、 ROM−1−Lで、H
IGHIIlllけROM・O−H、ROM−1−Hで
あるO (4a)け′rドレスデコーダ(2)より出力
さねるROM 1lil択信号の論理利金とるORゲー
トである。
第9図は、第8図の動作についてフローチャートで示し
たものである。第10図は48図の80860PUのメ
モリマツプ、第11図は第8図のROM−1−L (3
ex)及びROM4− H(3ea)のプログラム同番
(lit成)を示したものであり、第11図に示すよう
K ROMを1つのものと考えた場合、1ケのROMに
対して3つのアドレスを持つROMとなる。
たものである。第10図は48図の80860PUのメ
モリマツプ、第11図は第8図のROM−1−L (3
ex)及びROM4− H(3ea)のプログラム同番
(lit成)を示したものであり、第11図に示すよう
K ROMを1つのものと考えた場合、1ケのROMに
対して3つのアドレスを持つROMとなる。
■ ROM自身の持つアドレス領域 ooooH〜3F
FFH■ 8086CPU Ill 、Ozら見たアド
レス頭載(オフセットが+cOOOHの場合) 0000H〜FFFF)l COOOHからFFE:FH’tで使用■ 8086C
PU (11から見たアドレス頭載(オフセ゛ントが+
FC+0OOHの場合)FOOOOn〜FFFFFH FFFFOHからFFFFFuまで使用そこで、niJ
述したプログラムの先頭静地にプログラムが移るように
ジャンプ命令を!き込むアドレス領域は、−ト記■のア
ドレスの見方で3FFOR@地かう3FFFB番地VC
書き込んでおき、筐た、この饋M、VcI″i、通常の
プログラムけdき込み禁止頭載とし、0OOOHから3
F]!;Fuまでがプログラムを書き込む111it域
である。
FFH■ 8086CPU Ill 、Ozら見たアド
レス頭載(オフセットが+cOOOHの場合) 0000H〜FFFF)l COOOHからFFE:FH’tで使用■ 8086C
PU (11から見たアドレス頭載(オフセ゛ントが+
FC+0OOHの場合)FOOOOn〜FFFFFH FFFFOHからFFFFFuまで使用そこで、niJ
述したプログラムの先頭静地にプログラムが移るように
ジャンプ命令を!き込むアドレス領域は、−ト記■のア
ドレスの見方で3FFOR@地かう3FFFB番地VC
書き込んでおき、筐た、この饋M、VcI″i、通常の
プログラムけdき込み禁止頭載とし、0OOOHから3
F]!;Fuまでがプログラムを書き込む111it域
である。
第12図は第8図の回路におけるアドレスデコーダ(2
)のアドレス入力による動作金示したものである。
)のアドレス入力による動作金示したものである。
この発明の動作について第8図、第9図、第10図、第
11図及び第12図を用い説明する。
11図及び第12図を用い説明する。
8086cpu tll iリセット後、8086cp
u ill u FFFFOH番地全アドレス出力する
。そのアドレス出力は、アドレス・バスを通してアドレ
スデコーダ(2)及びROM・O−L (3dx)、
ROM・O−H(saa)、 ROM・1−L(3ez
)、 ROM・1− H(3e*)に入力される。そし
てアドレスデコーダ(2)では、そのアドレス出力がF
FFFORであるから、アドレスデコーダ)2)の構成
要素である(2a)の出力端子2Yaより出力さfl(
第5図の真理値表及び第12図参照)、ORゲート(4
a)を通してRoM4− L (3el) litびR
OM−1−H(3θ2)が選択される。
u ill u FFFFOH番地全アドレス出力する
。そのアドレス出力は、アドレス・バスを通してアドレ
スデコーダ(2)及びROM・O−L (3dx)、
ROM・O−H(saa)、 ROM・1−L(3ez
)、 ROM・1− H(3e*)に入力される。そし
てアドレスデコーダ(2)では、そのアドレス出力がF
FFFORであるから、アドレスデコーダ)2)の構成
要素である(2a)の出力端子2Yaより出力さfl(
第5図の真理値表及び第12図参照)、ORゲート(4
a)を通してRoM4− L (3el) litびR
OM−1−H(3θ2)が選択される。
選択されたROM・l −L (3ex)及びROM・
l −H(3eQ) f) 7−1’ レスFFF’F
On番地からのデータ(前述■のアドレスの見方では3
FFOR番地からのデータ)の内容をデータ・バスを通
して8086CPu Illに対して出力される。そし
て、8086CPU(1)は、そのデータ(プログラム
の先頭番地5ooou査地てジャンプさせる命令)を解
読実行していくと、8086CPU illのアドレス
出力は80008番地をアドレスデコーダj21 、
ROM・0− L (3dx)、 ROM−0−H(3
da)、 l及びROM4− L (3el)、 RO
M−1−H(3ez) I′t′対し出力する。
l −H(3eQ) f) 7−1’ レスFFF’F
On番地からのデータ(前述■のアドレスの見方では3
FFOR番地からのデータ)の内容をデータ・バスを通
して8086CPu Illに対して出力される。そし
て、8086CPU(1)は、そのデータ(プログラム
の先頭番地5ooou査地てジャンプさせる命令)を解
読実行していくと、8086CPU illのアドレス
出力は80008番地をアドレスデコーダj21 、
ROM・0− L (3dx)、 ROM−0−H(3
da)、 l及びROM4− L (3el)、 RO
M−1−H(3ez) I′t′対し出力する。
そうして、このアドレス出カ8000u番地がアドレス
デコーダ(2)ニ入力されると、アドレスデコーダ(2
)の構成要素である(2a)の出方端子IY2より出力
され(第5図の真理値表及び第12図参照)、ROM−
0−1(3al)及びROM−0−H(3d2)が選択
される。その選択さねたROM−0−L (3dx)、
ROM−0−H(jM2)のアドレス8000H番地
からのデータがデータ・バスを通して8086cpu
ill K入力さね、解読し実行してぃ(。8086C
PU fJlが実行していくうチニアドレス出力が00
008番地になると、アドレスデコーダ;2)の構成要
素である(2a)の出力端子IY3より出力さtl(第
5図の真理値表及び第12図参照)、ORゲート(4a
)を通して再びROM・1−L (3ez)、 ROM
−1−H(3e2)が選択され使用される。
デコーダ(2)ニ入力されると、アドレスデコーダ(2
)の構成要素である(2a)の出方端子IY2より出力
され(第5図の真理値表及び第12図参照)、ROM−
0−1(3al)及びROM−0−H(3d2)が選択
される。その選択さねたROM−0−L (3dx)、
ROM−0−H(jM2)のアドレス8000H番地
からのデータがデータ・バスを通して8086cpu
ill K入力さね、解読し実行してぃ(。8086C
PU fJlが実行していくうチニアドレス出力が00
008番地になると、アドレスデコーダ;2)の構成要
素である(2a)の出力端子IY3より出力さtl(第
5図の真理値表及び第12図参照)、ORゲート(4a
)を通して再びROM・1−L (3ez)、 ROM
−1−H(3e2)が選択され使用される。
上記のようにすると、隼に約16バイトだけのジャンプ
命令を書き込んだROM ’i 2個少なくすることが
できる。
命令を書き込んだROM ’i 2個少なくすることが
できる。
上記実施例(第8図)VCおいては、第3図のROM・
O−L (3ax)及びROM・O−H(3a2)の2
ケだけでたりる少量のプログラムサイズの場合であった
が、逆に第3図の全てのROM (3ax) (3aa
) (3’M)(3M) (3C1) (3C2)が必
要というプログラムサイズが大きい場合の例について、
第131Q 、第14図。
O−L (3ax)及びROM・O−H(3a2)の2
ケだけでたりる少量のプログラムサイズの場合であった
が、逆に第3図の全てのROM (3ax) (3aa
) (3’M)(3M) (3C1) (3C2)が必
要というプログラムサイズが大きい場合の例について、
第131Q 、第14図。
第15図、第16図及び第1γ図を…い説明する。
まず、最初に構成としては、第13図は第3図の従来の
回路ニアドレスデコーダ+21の構成要素である(2a
)の出力端子2Yaと8086CPU (11のアドレ
ス出力A16のNOTゲート(2h)の出力とをORゲ
−) (4b)で〈〈す、その出力をROM・2− L
(3hi)。
回路ニアドレスデコーダ+21の構成要素である(2a
)の出力端子2Yaと8086CPU (11のアドレ
ス出力A16のNOTゲート(2h)の出力とをORゲ
−) (4b)で〈〈す、その出力をROM・2− L
(3hi)。
ROM・2− H(3bQ)の選択は号として追加した
ものである。
ものである。
第14図は、第13図の動作についてフローチャートで
示したものである。
示したものである。
第15図は第13図の8086CPUのメモリマツプ、
第16図は、第13図のROM・2− L (3h、l
)及びROM・2− H(3hQ)のプログラム内容(
111成)とアドレスを示したものである。
第16図は、第13図のROM・2− L (3h、l
)及びROM・2− H(3hQ)のプログラム内容(
111成)とアドレスを示したものである。
第17図は、第13図の回路におけるアドレスデコーダ
(2)のアドレス入力による動作金量したものである。
(2)のアドレス入力による動作金量したものである。
次[1)J作ニツイテ説明する。80860PU il
j fリセット後、8086CPU (l]は、FFF
Fon番地をアドレス出力する。そのアドレス出力は、
アドレス・バスを通してアドレスデコーダ(2)及び全
てのI(OM (3ft)(3rp+) (3gz)
(3+:u) (3hl) (3h2)に入力さハる。
j fリセット後、8086CPU (l]は、FFF
Fon番地をアドレス出力する。そのアドレス出力は、
アドレス・バスを通してアドレスデコーダ(2)及び全
てのI(OM (3ft)(3rp+) (3gz)
(3+:u) (3hl) (3h2)に入力さハる。
そして、アドレスデコーダ(2)では、そのアドレス出
力がFFFF’OBであるからアドレスデコーダ(21
の構成要素である(2a)の出力端子2Y3より出力さ
ね(第5図の真理値表及び第17図参照)、ORゲ−I
−(4b)を辿してROM−2−L (3hl)及びR
OM −2−H(3h2)が選択される。選択されたR
OM−2−L(3hl)及びROM・2− H(3h2
)のアドレスFFFF0u番地からのデータ(ROM自
身のアドレスから覚ると3FFOB番地からのデータ;
第16図参照)の内容をデータ・バスを通して8086
CPU(1)に対して出力される。そして、8086C
PU (11け、そのデータ(プログラムの先頭番地8
000H番地にジャンプさせる命令)を解読実行してい
くと、80860PU +l+のアドレス出力は800
0H番地をアドレスデコーダ(2)及び全てのROM
(3fx) (3f2) (3gx) (,3g2)
(3hz) (3h2)に対して出力する。
力がFFFF’OBであるからアドレスデコーダ(21
の構成要素である(2a)の出力端子2Y3より出力さ
ね(第5図の真理値表及び第17図参照)、ORゲ−I
−(4b)を辿してROM−2−L (3hl)及びR
OM −2−H(3h2)が選択される。選択されたR
OM−2−L(3hl)及びROM・2− H(3h2
)のアドレスFFFF0u番地からのデータ(ROM自
身のアドレスから覚ると3FFOB番地からのデータ;
第16図参照)の内容をデータ・バスを通して8086
CPU(1)に対して出力される。そして、8086C
PU (11け、そのデータ(プログラムの先頭番地8
000H番地にジャンプさせる命令)を解読実行してい
くと、80860PU +l+のアドレス出力は800
0H番地をアドレスデコーダ(2)及び全てのROM
(3fx) (3f2) (3gx) (,3g2)
(3hz) (3h2)に対して出力する。
そして、このアドレス出力5oooH番地がアドレスデ
コーダ(2)に入力されると、アドレスデコーダ(2)
の構成要素である(2a)の出力端子IY2より出力さ
れ(第5図の真理値表及び第17図参照)、ROM・0
−L(3fl)及びROM・O−H(3f2)が選択さ
れる。その選択さ名たROM・O−L (3ft)、
ROM・0− H(3f、+)のアドレス8000u番
地からのデータがデータ・バスを通して80860PU
(11M入力され、解読し実行していく。8osaC
PU (11が実行していくうちにアドレス出力が10
0008番地になると、アドレスデコーダ(2)の構成
要素の(2h)より出力さね(第5図の真理値表及び第
17図参照)、ORゲート(4b)を通して再びROM
・2−、、L (3hx)、 ROM・2−H(3hQ
)が選択され使用される。
コーダ(2)に入力されると、アドレスデコーダ(2)
の構成要素である(2a)の出力端子IY2より出力さ
れ(第5図の真理値表及び第17図参照)、ROM・0
−L(3fl)及びROM・O−H(3f2)が選択さ
れる。その選択さ名たROM・O−L (3ft)、
ROM・0− H(3f、+)のアドレス8000u番
地からのデータがデータ・バスを通して80860PU
(11M入力され、解読し実行していく。8osaC
PU (11が実行していくうちにアドレス出力が10
0008番地になると、アドレスデコーダ(2)の構成
要素の(2h)より出力さね(第5図の真理値表及び第
17図参照)、ORゲート(4b)を通して再びROM
・2−、、L (3hx)、 ROM・2−H(3hQ
)が選択され使用される。
上記のようにすると、同数のROMを用いた場合のメモ
リー容量が1.5倍増大する。
リー容量が1.5倍増大する。
以ヒのように、この発明によれば、アドレスデコーダ出
力K ORゲートを設けると共に、ジャンプ命令を書き
込んだROMを別に設けず、プログラムを導き込んだR
OMの一部にジャンプ命令を書き込むようにしたので、
ROMが2個少なくすることができる効果を有し、また
、同数のROMを用いねば、メモリー容量ヲ増大させる
効果がある。
力K ORゲートを設けると共に、ジャンプ命令を書き
込んだROMを別に設けず、プログラムを導き込んだR
OMの一部にジャンプ命令を書き込むようにしたので、
ROMが2個少なくすることができる効果を有し、また
、同数のROMを用いねば、メモリー容量ヲ増大させる
効果がある。
第1図は従来のブロック図、第2図は第1図の8086
CPUのメモリマツプ、第3図は第1図の回路図、第4
図は第3図のフローチャート、第5図は第3図のアドレ
スデコーダの構成要素TTL−工Cの真理値表、第6図
は渠3図のアドレスデコーダのタイミングチャート、第
7図はこの発(7)の−実施例を示すブロック図、第8
図は第〒図の回路図、第9図は第8図のフローチャート
、第10図は第8図の8086Cpuのメモリマツプ、
第11図I/′i第8図のROM・O−L (3dz)
、 ’ROM−0−H(3d2)のアドレスを図示、第
12図は第8図のアドレスデコーダのタイミングチャー
ト、第13図はこの発明の他の実施例を示す回路図、第
14図は第13図のフローチャート、第15図は第13
図の80860PUのメモリマツプ、第16図は第13
図(D ROM−2−L (3gz)。 FtOM−2−H(3gg)のアドレスを図示、第17
図は第13図のアドレスデコーダのタイミングチャート
である。 図において、(11は16ビツトワンチツプC!PU
(8086cpu )、(2)はアドレスデコーダ、(
2a)けTTL−IC! (’74LSI39)、(2
b)〜(2h)はゲート素子、(3a) 〜(3e)は
ROM 、 !41 、 (4a)、 (4b)はOR
ゲートである。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第1図 第7図 第2図 第4図 第6図 甥 の醇 のす 第9図 第10図 第11図 Iさ込L′脅威 第15図 ジVシア卆+−F 書1込L・並城 第16図
CPUのメモリマツプ、第3図は第1図の回路図、第4
図は第3図のフローチャート、第5図は第3図のアドレ
スデコーダの構成要素TTL−工Cの真理値表、第6図
は渠3図のアドレスデコーダのタイミングチャート、第
7図はこの発(7)の−実施例を示すブロック図、第8
図は第〒図の回路図、第9図は第8図のフローチャート
、第10図は第8図の8086Cpuのメモリマツプ、
第11図I/′i第8図のROM・O−L (3dz)
、 ’ROM−0−H(3d2)のアドレスを図示、第
12図は第8図のアドレスデコーダのタイミングチャー
ト、第13図はこの発明の他の実施例を示す回路図、第
14図は第13図のフローチャート、第15図は第13
図の80860PUのメモリマツプ、第16図は第13
図(D ROM−2−L (3gz)。 FtOM−2−H(3gg)のアドレスを図示、第17
図は第13図のアドレスデコーダのタイミングチャート
である。 図において、(11は16ビツトワンチツプC!PU
(8086cpu )、(2)はアドレスデコーダ、(
2a)けTTL−IC! (’74LSI39)、(2
b)〜(2h)はゲート素子、(3a) 〜(3e)は
ROM 、 !41 、 (4a)、 (4b)はOR
ゲートである。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第1図 第7図 第2図 第4図 第6図 甥 の醇 のす 第9図 第10図 第11図 Iさ込L′脅威 第15図 ジVシア卆+−F 書1込L・並城 第16図
Claims (1)
- CPUと2つのSなるアドレス頭J11−持ち、その一
方には演算処理の制御等を行なうプログラムを、他の一
方Vrcはこのプログラムに対しジャンプを指令するプ
ログラムを有するプログラムメモリ。L記C!PU 7
Dらのアドレス信号を受け、E記プログラムメモリのい
す力のアドレスかを判定するアドレスデコーダ。このア
ドレスデコーダのアドレス判定出力に基づいて、−ヒ記
プログラムメモリのアドレスfjl’[を選択するOR
ゲートを備え、ヒ記CPUからの信号がヒ記プログラム
のジャンプ指令のアドレスであれば、L記アドレスデコ
ーダがこれを解読して、E記ORゲートによってLIf
!プログラムのジャンプ指令を有する°アドレス頭載の
メモリを選択しジャンプ指令に’N行させるようにした
プログラムメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6791684A JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6791684A JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60209838A true JPS60209838A (ja) | 1985-10-22 |
Family
ID=13358705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6791684A Pending JPS60209838A (ja) | 1984-04-03 | 1984-04-03 | プログラムメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60209838A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158964A (ja) * | 2006-12-26 | 2008-07-10 | Nec Access Technica Ltd | メモリ用アドレスマッピング方法、それを適用したメモリデバイス |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
JPS5775367A (en) * | 1980-10-28 | 1982-05-11 | Seiko Epson Corp | Microcomputer |
-
1984
- 1984-04-03 JP JP6791684A patent/JPS60209838A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55162149A (en) * | 1979-06-04 | 1980-12-17 | Toshiba Corp | Program starting system of microcomputer system |
JPS5775367A (en) * | 1980-10-28 | 1982-05-11 | Seiko Epson Corp | Microcomputer |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158964A (ja) * | 2006-12-26 | 2008-07-10 | Nec Access Technica Ltd | メモリ用アドレスマッピング方法、それを適用したメモリデバイス |
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