JPS60208863A - Mos transistor and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧ＭＯ８Ｉ−ランジスタの構造及び製造方
法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to the structure and manufacturing method of a high voltage MO8I transistor.
（従来技術）
高耐圧ＭＯ８）ランジスタのゲート絶縁破壊はゲート酸
化膜の膜質が充分である場合には通常、ドレインの高電
圧のためにドレイン電極近傍のゲート酸化膜内の電界集
中に起因して起こる。ドレイン近傍のゲート酸化膜に印
加される電界の強度を弱めるために、いわゆるオフセッ
トゲート構造のＭＯＳトランジスタや、ゲート酸化膜厚
をドレイン近傍においてのみ厚くした構造のＭＯＳ）ラ
ンジスタが従来、高耐圧ＭＯ８）ランジスタとして存在
している。前者の一例、及び後者の一例をそれぞれ第１
図及び第２図に示す。(Prior art) High breakdown voltage MO8) Gate dielectric breakdown of transistors is usually caused by electric field concentration in the gate oxide film near the drain electrode due to the high voltage of the drain when the gate oxide film has sufficient film quality. happen. In order to weaken the strength of the electric field applied to the gate oxide film near the drain, MOS transistors with a so-called offset gate structure and MOS transistors with a structure in which the gate oxide film is thick only near the drain have traditionally been used as high-voltage MO8) transistors. It exists as a transistor. An example of the former and an example of the latter are shown in the first example.
As shown in Fig. and Fig. 2.
前者の構造は基板１上にソース２．ドレイン３．ゲート
酸化膜５及びゲート電極６を有する通常のＭ２Ｓ）ラン
ジスタの構造に加えて、ドレイン延長部４を有するもの
である。この構造においてはドレイン３形成のための通
常のイオン注入の細化ドーズ量、加速電圧、注入位置の
異なる浅いイオン注入によりてドレイン延長部４を形成
する必要があり、イオン注入プロセスのばらつきが直接
耐圧のばらつきとなって反映するのでドレイン延長部の
プロセス条件のマージンを大きくとっておく必要がある
。また、ドレイン延長部の抵抗が大きく素子が導通状態
にあるときに無視できないことも不利である。The former structure has a source 2. on a substrate 1. Drain 3. In addition to the structure of a conventional M2S transistor having a gate oxide film 5 and a gate electrode 6, a drain extension 4 is also provided. In this structure, it is necessary to form the drain extension part 4 by shallow ion implantation with a different dose, acceleration voltage, and implantation position than the normal ion implantation for forming the drain 3, and variations in the ion implantation process are directly affected. Since this is reflected in variations in breakdown voltage, it is necessary to leave a large margin in the process conditions for the drain extension. Another disadvantage is that the resistance of the drain extension is large and cannot be ignored when the device is in a conductive state.
後者の構造を得るための製造方法においては、基板１上
のゲート酸化膜５の製造工程として、ソース２の近傍の
薄いゲート酸化膜部を形成する熱酸化工程及びドレイン
３の近傍の厚いケート酸化膜部を形成する熱酸化工程の
２回の条件の異なる熱酸化工程を必要とする。上記ゲー
ト酸化膜の形成順序が薄い酸化膜部形成が先で、厚いゲ
ート酸化膜形成があとである場合には後者の形成時に前
者の薄い酸化膜部の酸化を防止するためにチッ化シリコ
ン膜などの酸化防止マスク層の形成工程とはく離の工程
の追加が必要である。あるいは、また、厚いゲート酸化
膜部形成が先で薄いゲート酸化膜部形成があとの場合は
、厚いゲート酸化膜部を形成する際に一旦、薄いゲート
酸化膜部にも厚いゲート酸化膜を一括して形成しておき
、その後エツチングによって薄いゲート酸化膜を形成す
べき領域のみ厚い酸化膜を除去する工程が必要である。In the manufacturing method for obtaining the latter structure, the manufacturing process of the gate oxide film 5 on the substrate 1 includes a thermal oxidation process to form a thin gate oxide film near the source 2 and a thick gate oxide film near the drain 3. The thermal oxidation process for forming the film portion requires two thermal oxidation processes with different conditions. If the formation order of the gate oxide film is that the thin oxide film is formed first and the thick gate oxide film is formed later, a silicon nitride film is formed to prevent the former thin oxide film from oxidizing when the latter is formed. It is necessary to add an oxidation-preventing mask layer formation process and a peeling process. Alternatively, if the thick gate oxide film part is formed first and the thin gate oxide film part is formed later, when forming the thick gate oxide film part, once the thick gate oxide film part is also formed at once on the thin gate oxide film part. It is necessary to form the gate oxide film by etching, and then remove the thick oxide film only in the region where a thin gate oxide film is to be formed by etching.
即ち、いずれの場合も従来の製造方法においては工程の
複雑化は避けられない。この構造のＭＯＳトランジスタ
においては、ソース領域からドレイン領域に向かってゲ
ート酸化膜厚が階段状に変化しているために、ドレイン
電圧−ドレイン電流特性において、コンダクタンスが急
山更に変化する領域が生じるので、動作点によってはゲ
イン等の電気特性上好ましくない。That is, in any case, in the conventional manufacturing method, complication of the process is unavoidable. In a MOS transistor with this structure, the gate oxide film thickness changes stepwise from the source region to the drain region, so in the drain voltage-drain current characteristics, there is a region where the conductance rises steeply and further changes. , depending on the operating point, it is unfavorable in terms of electrical characteristics such as gain.
（発明の目的）
従って本発明の目的はゲート絶縁耐圧が高く、かつ、高
耐圧性が再現性よく得られる構造のＭＯＳトランジスタ
とこのようなＭＯＳ）ランジスタを簡便にかつ確実に実
現し得る製造方法を提供することにある。(Object of the Invention) Therefore, the object of the present invention is to provide a MOS transistor with a structure that has a high gate dielectric breakdown voltage and can obtain high voltage resistance with good reproducibility, and a manufacturing method that can easily and reliably realize such a MOS transistor. Our goal is to provide the following.
（発明の構成）
本発明によるＭＯＳ）ランジスタは、ゲート酸化膜が、
ソース領域からドレイン領域に向かって単調ｌこ増加す
る膜厚を有することを特徴としている。また本発明の製
造方法ではゲート酸化膜領域に相当する領域において、
ソース領域に相当する領域からドレイン領域に相当する
領域に向かって漸次的に増大する強度分布をなす光照射
をしながらゲート熱酸化膜を形成することを特徴として
いる。従って、上記発明のＭＯＳトランジスタを容易か
つ確実に製造し得る卓絶した効果を発揮するものである
。(Structure of the Invention) The MOS transistor according to the present invention has a gate oxide film that is
It is characterized by having a film thickness that increases monotonically from the source region to the drain region. Furthermore, in the manufacturing method of the present invention, in the region corresponding to the gate oxide film region,
A gate thermal oxide film is formed while irradiating light with an intensity distribution that gradually increases from a region corresponding to a source region to a region corresponding to a drain region. Therefore, the MOS transistor of the above invention can be manufactured easily and reliably, and an outstanding effect is exhibited.
（構成の詳細な説明）
次に本発明の構造のＭＯＳトランジスタの動作原理につ
いて説明する。第３図は本発明の構造のＭＯＳ１−ラン
ジスタである。本発明のＭＯＳトランジスタのゲート酸
化膜５の膜厚は基板１上でソース２側よりドレイン３側
へ向かって単調に増加している。この構造のうち、ゲー
ト絶縁耐圧に関する特徴はドレイン端においてゲート酸
化膜厚が厚いことである。高耐圧ＭＯ８Ｉ−ランジスタ
においては、トランジスタのオフ状態、即ち、ケート電
圧が低レベルであってチャネルが非導通状態であるとき
の、ドレイン電極３とゲート電極６の間に生じる高電位
差の発生がゲート酸化膜の絶縁破壊の主たる要因となる
。ＭＯＳトランジスタの構造上、ドレイン電極を発し、
ゲート電極に達する電気力線の大部分がゲート酸化膜内
においてはドレイン端部に集中するので、ゲート酸化膜
厚を一様とはせず、ドレイン端近傍においてのみ厚くす
ることが高耐圧ＭＯＳトランジスタを実現する上での一
手法となっている。本発明の構造のＭＯＳトランジスタ
もゲート酸化膜５の厚さはソース２の側の端で薄く、ド
レイン３の側の端で厚くなっており、高耐圧ＭＯＳトラ
ンジスタとして動作可能である。(Detailed Description of Configuration) Next, the operating principle of the MOS transistor having the structure of the present invention will be described. FIG. 3 shows a MOS1-transistor having the structure of the present invention. The thickness of the gate oxide film 5 of the MOS transistor of the present invention monotonically increases from the source 2 side to the drain 3 side on the substrate 1. A feature of this structure regarding gate dielectric breakdown voltage is that the gate oxide film is thick at the drain end. In the high-voltage MO8I-transistor, the generation of a high potential difference between the drain electrode 3 and the gate electrode 6 occurs when the transistor is in the off state, that is, when the gate voltage is at a low level and the channel is in a non-conducting state. This is the main cause of dielectric breakdown of the oxide film. Due to the structure of the MOS transistor, the drain electrode emits
Most of the electric lines of force that reach the gate electrode are concentrated at the drain end within the gate oxide film, so it is best to make the gate oxide film thick only near the drain end instead of making it uniform. This is one method to achieve this. In the MOS transistor having the structure of the present invention, the gate oxide film 5 is thinner at the end on the source 2 side and thicker at the end on the drain 3 side, and can operate as a high voltage MOS transistor.
従来の高耐圧ＭＯ８Ｉ−ランジスタの構造との相違点は
、従来のＭＯＳ）ランジスタのゲート酸化膜厚がプロセ
スからの制約上第２図のようにソース端からドレイン端
に向かって階段的に増加しているのに対し、本発明のＭ
ＯＳ）ランジスタのゲート酸化膜厚が第３図のようにソ
ース端からドレイン端に向かって単調に増加しているこ
とにある。The difference from the structure of the conventional high-voltage MO8I-transistor is that the gate oxide film thickness of the conventional MOS transistor increases stepwise from the source end to the drain end as shown in Figure 2 due to process constraints. In contrast, M of the present invention
OS) The reason is that the gate oxide film thickness of the transistor increases monotonically from the source end to the drain end as shown in FIG.
従来の高耐圧ＭＯ８）ランジスタでは上記階段的なゲー
ト酸化膜厚の変化とその変化点の位置によって耐圧臨界
となる点が決まり、この部分を形成するためのプロセス
の、耐圧特性に対する影響が大きい。本発明の構造のＭ
ＯＳトランジスタでは上記階段的なゲート酸化膜厚の変
化がなく、かつ光吸収マスク（第４図８）の光吸収特性
を制御することによってゲート酸化膜中の耐圧臨界とな
る点を分散させることができ、従って穫沫と同等のプロ
セス条件で作成した場合でも、さらに耐圧が高くかつば
らつきの少ない素子特性が実現できる。In the conventional high breakdown voltage MO8) transistor, the point where the breakdown voltage becomes critical is determined by the stepwise change in gate oxide film thickness and the position of the change point, and the process for forming this portion has a large influence on the breakdown voltage characteristics. M of the structure of the present invention
In OS transistors, there is no stepwise change in gate oxide film thickness, and by controlling the light absorption characteristics of the light absorption mask (Fig. 4, 8), it is possible to disperse the critical breakdown voltage points in the gate oxide film. Therefore, even if the device is manufactured under the same process conditions as the original, it is possible to achieve device characteristics with higher voltage resistance and less variation.
次１こ、本発明のＭＯ８トランジスタ製造方法の原理に
ついて説明する。本発明のＭＯＳ）ランジスタの製造方
法は、ゲート酸化膜形成工程において従来にない特徴が
ある。ゲート酸化膜厚の、ソース端よりドレイン端に向
かっての単調な増加を実現するために、光吸収マスクを
介した光照射をゲート酸化のための熱酸化工程において
用いる。Next, the principle of the MO8 transistor manufacturing method of the present invention will be explained. The method for manufacturing a MOS transistor according to the present invention has an unprecedented feature in the gate oxide film forming step. In order to realize a monotonous increase in gate oxide film thickness from the source end to the drain end, light irradiation through a light absorption mask is used in the thermal oxidation process for gate oxidation.
一般に、シリコンの熱酸化において、シリコンと形成さ
れつつある酸化膜との界面における界面酸化反応速度が
光照射によって増加することが知られている。この効果
は、例えば、ニス・エイ・シェーフｙ−（８，Ａ、５ｃ
ｈａｆｅｒ）らによってジャーナル・オブ・バキューム
サンエンスアンドテクノロジー（Ｊ（１ｕｒｎａｌ ｏ
ｆ Ｖａｃｕｕｍ ５ｉｅｎｃｅａｎｄ Ｔｅｃｈｎｏ
ｌｏｇｙ）誌１９８１年第１９巻４９４頁における論文
において証明されている。光吸収マスクとして、ゲート
酸化腹部に照射されるべき部位において、ソース部に照
射されるべき部位からドレイン部に照射されるべき部位
に向かって漸次的に光吸収率が減少する構造を有する光
吸収マスクを用いることによってゲート酸化膜形成部の
シリコンと形成途中の酸化膜との界面における光照射量
をソース側からドレイン側に向かって単調に増加させる
ことができ、これによって酸化膜の成長速度をソース側
からドレイン側に向かって単調に増加させることができ
、前述したような本発明による構造のＭＯＳ）ランジス
タを実現することができる。In general, in thermal oxidation of silicon, it is known that the interfacial oxidation reaction rate at the interface between silicon and an oxide film that is being formed is increased by light irradiation. This effect can be achieved, for example, by Nis-A-Scheffy-(8,A,5c
Journal of Vacuum Science and Technology (J(1urnal o
f Vacuum 5ence and Techno
This was proven in an article published in 1981, Vol. As a light absorption mask, a light absorption mask has a structure in which the light absorption rate gradually decreases from the region where the source region is to be irradiated to the region where the drain region is to be irradiated in the region where the gate oxide abdomen is to be irradiated. By using a mask, it is possible to monotonically increase the amount of light irradiation at the interface between the silicon in the gate oxide film formation area and the oxide film in the middle of formation from the source side to the drain side, thereby slowing down the growth rate of the oxide film. It can be monotonically increased from the source side to the drain side, and a MOS transistor having the structure according to the present invention as described above can be realized.
（実施例）
以下、第４図（ａ）〜（ｅ）の一連の工程図を用いて本
発明の構造及び製造方法の典型的な一実施例について説
明する。以下の説明では説明の便宜上、ＮチャネルＭＯ
Ｓトランジスタについて述べるが、ＰチャネルＭＯＳト
ランジスタの場合も本質的に同じであり、これも当然本
発明に含まれる。(Example) Hereinafter, a typical example of the structure and manufacturing method of the present invention will be described using a series of process diagrams shown in FIGS. 4(a) to (e). In the following explanation, for convenience of explanation, N-channel MO
Although an S transistor will be described, the case of a P channel MOS transistor is essentially the same, and this is naturally included in the present invention.
第４図（、）は不純物濃度１ ｘ １ ｏ１５／ ｃ４
のＰ形基板ｌ上に通常のＬＯＣＯ８方法により、フィー
ルド酸化膜７を形成した状態を示す。第４図（ｂ）は光
照射を伴ったゲート酸化工程における光吸収マスク８の
光吸収特性１４と素子構造、とりわけチャネルル部９と
の光路に沿った相対的な位置関係を示す。Figure 4 (,) shows impurity concentration 1 x 1 o15/c4
A field oxide film 7 is shown formed on a P-type substrate l by the usual LOCO8 method. FIG. 4(b) shows the relative positional relationship along the optical path between the light absorption characteristic 14 of the light absorption mask 8 and the device structure, especially the channel portion 9, in the gate oxidation process accompanied by light irradiation.
光吸収マスク８は市販のグレーディッドＮＤフィルタあ
るいは石英ガラス上に金などの光吸収体を蒸着源を移動
させながら蒸着することによって作成したグレーディッ
ドＮＤフィルタを用いて構成し、酸化性雰囲気及び酸化
温度の外部に置き、レンズ系あるいは反射鏡系を用いた
縮小投影によって第４図（ｂ）のような光路を形成して
光照射を行なう。光学系とウェーハとの位置合わせは通
常リングラフィ工程で用いられている縮小投影法と同様
の方法を用いるゲート酸化工程はドライ酸化法で９５０
℃ζこおいて１００分間行ない、その際の光照射量はア
ルゴンレーザ６０Ｗ／ｒｉｉである。第４図（ｃ）はゲ
ート酸化膜形成後の状態を示す。ゲート酸化膜５の膜厚
はソース側で約４０ＯＡ、ドレイン側で約８００Ａであ
る。次にボロンを加速電圧１５０ＫｅＶドーズｆｌ １
ｘ １０１３／ｃａの条件でチャネルイオン注入し、
ＣＶＤポリシリコンを５．００ＯＡ堆積したのち、一連
のリングラフィ工程によってゲートポリシリコン電極６
を形成したのち、これをマスクとしてソース領域２及び
ドレイン領域３にリンを加速電圧１５０ＫｅＶ、ドーズ
量７Ｘ１０”／−の条件下でイオン注入した状態が第４
図（ｄ）である。ンース２及びドレイン３上の酸化膜の
除去の後、フィールド酸化膜１０をＣＶＤ法によって４
，０ＯＯＡ堆積し、電極コンタクト形成のための通常の
一連のリングラフィ工程ののち、Ａｔを約８．ｏｏｏλ
堆積し、電極配線パターン形成のための通常の一連のリ
ングラフィ工程によってソースＡｔ配線パターン１１．
ゲートＡ、を配線パターン１２及びドレインＡｔ配線パ
ターン１３を形成して第４図（ｅ）を得る。The light absorption mask 8 is constructed using a commercially available graded ND filter or a graded ND filter made by depositing a light absorber such as gold on quartz glass while moving the deposition source, and is not exposed to an oxidizing atmosphere or oxidizing atmosphere. It is placed outside the temperature, and light is irradiated by forming an optical path as shown in FIG. 4(b) by reducing projection using a lens system or a reflecting mirror system. The alignment of the optical system and the wafer is performed using a method similar to the reduction projection method normally used in the phosphorography process.The gate oxidation process is performed using a dry oxidation method with a
℃ζ for 100 minutes, and the amount of light irradiation at that time was 60 W/rii from an argon laser. FIG. 4(c) shows the state after the gate oxide film is formed. The thickness of the gate oxide film 5 is about 40 Å on the source side and about 800 Å on the drain side. Next, boron is accelerated at a voltage of 150 KeV and a dose fl 1
Channel ion implantation was performed under the conditions of x 1013/ca,
After depositing 5.00 OA of CVD polysilicon, a gate polysilicon electrode 6 is formed by a series of phosphorography steps.
was formed, and using this as a mask, phosphorus was ion-implanted into the source region 2 and drain region 3 under conditions of an acceleration voltage of 150 KeV and a dose of 7×10”/−.
It is figure (d). After removing the oxide film on the source 2 and drain 3, the field oxide film 10 is removed by CVD.
,0OOA and after a conventional series of phosphorography steps for electrode contact formation, approximately 8.0% At was deposited. oooλ
The source At wiring pattern 11.
A wiring pattern 12 for the gate A and a wiring pattern 13 for the drain At are formed as shown in FIG. 4(e).
第４図（ｃ）が本発明の構造の典型的な一例である。FIG. 4(c) is a typical example of the structure of the present invention.
（発明の効果）
本発明の構造によればドレイン近傍における電界集中Ｊ
ζよる絶縁破壊を、この部分におけるゲート酸化膜厚を
実質的に厚くすること化よって電界強・度を減少させる
効果を利用して防止できるだけでなく、ソース側からド
レイン側への膜厚の増加の仕方を最適設計することによ
ってドレイン近傍のゲート酸化膜内電界強度をほぼ一様
化し、これによって絶縁破壊の臨界となる点を分散させ
ることができ、絶縁破壊防止の効果が最大となるように
最適設計することができる。(Effect of the invention) According to the structure of the invention, electric field concentration J near the drain
Not only can dielectric breakdown due to ζ be prevented by substantially thickening the gate oxide film in this area, it is possible to reduce the electric field strength and intensity, but also by increasing the film thickness from the source side to the drain side. By optimally designing the method, the electric field strength in the gate oxide film near the drain can be made almost uniform, and the critical points for dielectric breakdown can be dispersed, thereby maximizing the effect of preventing dielectric breakdown. Can be designed optimally.
本発明の製造方法によればゲート酸化膜厚が一様でない
にもかかわらず、ゲート酸化膜形成工程を一回の熱酸化
工程によって実行でき、プロセスを大幅に簡単化できる
。また、光吸収マスクの光吸収特性を制御することｉこ
よって上記構造におけるソース側からドレイン側へのゲ
ート酸化膜厚の増加のしかたを最適設計することが容易
に行なえ従って上記構造を形成する上で卓絶した効果を
発揮するものである。According to the manufacturing method of the present invention, even though the thickness of the gate oxide film is not uniform, the gate oxide film forming step can be performed by a single thermal oxidation step, and the process can be greatly simplified. Furthermore, by controlling the light absorption characteristics of the light absorption mask, it is easy to optimally design the method of increasing the thickness of the gate oxide film from the source side to the drain side in the above structure. It is extremely effective.
【図面の簡単な説明】
第１図は、オフセットゲート構造を用いた従来構造の高
耐圧ＭＯ８１−ランジスタの断面図である。
第２図は２回のゲート酸化工程を用いた従来構造の高耐
圧ＭＯ８トランジスタの断面図である。第３図は本発明
の構造の高耐圧ＭＯ８１−ランジスタの断面図である。
第４図（ａ）〜（ｅ）は本発明の構造及び製造方法の典
型的実施例を示す主要断面図である。
図中の記号はそれぞれ次のものを示している。
１・・・シリコン基板、２・・・ソース領域、３・・・
ドレイン領域、４・・・オフセットのための低不純物濃
度のドレイン延長部、５・・ゲート酸化膜、６・・・ゲ
ートポリシリコン電極、７・・・ＬＯＣＯ８酸化膜、８
・・・光吸収マスク、９・・・チャネル領域、１０・・
・フィール）’Ｃ’ＶＤ酸化膜、１１・−ソースＡｔ配
線パターン１２・・・ゲートＡｔ配線、１３・・・ドレ
インＡｔ配線工４・・・光吸収特性。
第１図
第２図
第３図
＾BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a conventional high-voltage MO81-transistor using an offset gate structure. FIG. 2 is a cross-sectional view of a conventional high-voltage MO8 transistor using two gate oxidation steps. FIG. 3 is a sectional view of a high voltage MO81-transistor having a structure according to the present invention. FIGS. 4(a) to 4(e) are main sectional views showing typical embodiments of the structure and manufacturing method of the present invention. The symbols in the figure indicate the following. 1... Silicon substrate, 2... Source region, 3...
Drain region, 4... Drain extension part with low impurity concentration for offset, 5... Gate oxide film, 6... Gate polysilicon electrode, 7... LOCO8 oxide film, 8
...Light absorption mask, 9...Channel region, 10...
・Field) 'C'VD oxide film, 11.-Source At wiring pattern 12... Gate At wiring, 13... Drain At wiring 4... Light absorption characteristics. Figure 1 Figure 2 Figure 3
Claims (2)
おいて、ゲート酸化膜がソース領域からドレイン領域に
向かりて単調に増加する膜厚を有することを特徴とする
ＭＯ８Ｉ−ランジスタ。(1) A MOS transistor formed on a semiconductor substrate, in which a gate oxide film has a thickness that monotonically increases from the source region to the drain region.
ス領域に相当する領 域からドレイン領域に相当する領域に向かって漸次的に
増大する強度分布をなす光照射を伴いつつゲート熱酸化
膜を形成することを特徴とするＭＯＳ）ランジスタの製
造方法。(2) Forming a gate thermal oxide film in a region corresponding to the gate oxide film region while irradiating light with an intensity distribution that gradually increases from the region corresponding to the source region to the region corresponding to the drain region. A method for manufacturing a MOS transistor, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629684A JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629684A JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60208863A true JPS60208863A (en) | 1985-10-21 |
| JPH0527273B2 JPH0527273B2 (en) | 1993-04-20 |
Family
ID=13311709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6629684A Granted JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208863A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648671A (en) * | 1995-12-13 | 1997-07-15 | U S Philips Corporation | Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile |
| WO1997035346A1 (en) * | 1996-03-20 | 1997-09-25 | Siemens Aktiengesellschaft | Field effect-controlled semiconductor component |
| CN106783975A (en) * | 2016-11-23 | 2017-05-31 | 南通沃特光电科技有限公司 | A kind of N-channel reinforcing MOS transistor device |
-
1984
- 1984-04-03 JP JP6629684A patent/JPS60208863A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648671A (en) * | 1995-12-13 | 1997-07-15 | U S Philips Corporation | Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile |
| WO1997035346A1 (en) * | 1996-03-20 | 1997-09-25 | Siemens Aktiengesellschaft | Field effect-controlled semiconductor component |
| CN106783975A (en) * | 2016-11-23 | 2017-05-31 | 南通沃特光电科技有限公司 | A kind of N-channel reinforcing MOS transistor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527273B2 (en) | 1993-04-20 |
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