JPH0527273B2 - - Google Patents
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧MOSトランジスタの構造及び
製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to the structure and manufacturing method of a high voltage MOS transistor.
（従来技術）
高耐圧MOSトランジスタのゲート絶縁破壊は
ゲート酸化膜の膜質が充分である場合に通常、ド
レインの高電圧のためにドレイン電極近傍のゲー
ト酸化膜内の電界集中に起因して起こる。ドレイ
ン近傍のゲート酸化膜に印加される電界の強度を
弱めるために、いわゆるオフセツトゲート構造の
MOSトランジスタや、ゲート酸化膜厚をドレイ
ン近傍においてのみ厚くした構造のMOSトラン
ジスタが従来、高耐圧MOSトランジスタとして
存在している。前者の一例、及び後者の一例をそ
れぞれ第１図及び第２図に示す。(Prior Art) Gate dielectric breakdown of a high voltage MOS transistor usually occurs when the film quality of the gate oxide film is sufficient, due to electric field concentration in the gate oxide film near the drain electrode due to the high voltage at the drain. In order to weaken the strength of the electric field applied to the gate oxide film near the drain, a so-called offset gate structure is used.
MOS transistors and MOS transistors with a structure in which the gate oxide film is thick only near the drain have conventionally existed as high voltage MOS transistors. An example of the former and an example of the latter are shown in FIGS. 1 and 2, respectively.
前者の構造は基板１上にソース２、ドレイン
３、ゲート酸化膜５及びゲート電極６を有する通
常のMOSトランジスタの構造に加えて、ドレイ
ン延長部４を有するものである。この構造におい
てはドレイン３形成のための通常のイオン注入の
他のドーズ量、加速電圧、注入位置の異なる浅い
イオン注入によつてドレイン延長部４を形成する
必要があり、イオン注入プロセスのばらつきが直
接耐圧のばらつきとなつて反映するのでドレイン
延長部のプロセス条件のマージンを大きくとつて
おく必要がある。また、ドレイン延長部の抵抗が
大きく素子が導通状態にあるときに無視できない
ことも不利である。 The former structure has a drain extension 4 in addition to the usual MOS transistor structure having a source 2, drain 3, gate oxide film 5, and gate electrode 6 on a substrate 1. In this structure, it is necessary to form the drain extension part 4 by shallow ion implantation with a different dose, acceleration voltage, and implantation position than the normal ion implantation for forming the drain 3, which causes variations in the ion implantation process. Since this is directly reflected in variations in breakdown voltage, it is necessary to leave a large margin in the process conditions for the drain extension. Another disadvantage is that the resistance of the drain extension is large and cannot be ignored when the device is in a conductive state.
後者の構造を得るための製造方法においては、
基板１上のゲート酸化膜５の製造工程として、ソ
ース２の近傍の薄いゲート酸化膜部を形成する熱
酸化工程及びドレイン３の近傍の厚いゲート酸化
膜部を形成する熱酸化工程の２回の条件の異なる
熱酸化工程を必要とする。上記ゲート酸化膜の形
成順序が薄い酸化膜部形成が先で、厚いゲート酸
化膜形成があとである場合には後者の形成時に前
者の薄い酸化膜部の酸化を防止するためにチツ化
シリコン膜などの酸化防止マスク層の形成工程と
はく離の工程の追加が必要である。あるいは、ま
た、厚いゲート酸化膜部形成が先で薄いゲート酸
化膜部形成があとの場合は、厚いゲート酸化膜部
を形成する際に一旦、薄いゲート酸化膜部にも厚
いゲート酸化膜を一括して形成しておき、その後
エツチングによつて薄いゲート酸化膜を形成すべ
き領域のみ厚い酸化膜を除去する工程が必要であ
る。即ち、いずれの場合も従来の製造方法におい
ては工程の複雑化は避けられない。この構造の
MOSトランジスタにおいては、ソース領域から
ドレイン領域に向かつてゲート酸化膜厚が階段状
に変化しているために、ドレイン電圧−ドレイン
電流特性において、コンダクタンスが急峻に変化
する領域が生じるので、動作点によつてはゲイン
等の電気特性上好ましくない。 In the manufacturing method for obtaining the latter structure,
The manufacturing process of the gate oxide film 5 on the substrate 1 includes two thermal oxidation steps: a thermal oxidation step to form a thin gate oxide film near the source 2 and a thermal oxidation step to form a thick gate oxide film near the drain 3. Requires a thermal oxidation process with different conditions. If the formation order of the gate oxide film is that the thin oxide film is formed first and the thick gate oxide film is formed later, a silicon oxide film is formed to prevent the former thin oxide film from oxidizing when the latter is formed. It is necessary to add an oxidation-preventing mask layer formation process and a peeling process. Alternatively, if the thick gate oxide film part is formed first and the thin gate oxide film part is formed later, when forming the thick gate oxide film part, once the thick gate oxide film part is also formed at once on the thin gate oxide film part. It is necessary to form the gate oxide film by etching, and then remove the thick oxide film only in the region where the thin gate oxide film is to be formed by etching. That is, in any case, in the conventional manufacturing method, complication of the process is unavoidable. of this structure
In a MOS transistor, the gate oxide film thickness changes stepwise from the source region to the drain region, which creates a region in the drain voltage-drain current characteristic where the conductance changes sharply. This is not preferable in terms of electrical characteristics such as gain.
（発明の目的）
従つて本発明の目的はゲート絶縁耐圧が高く、
かつ、高耐圧性が再現性よく得られる構造の
MOSトランジスタとこのようなMOSトランジス
タを簡便にかつ確実に実現し得る製造方法を提供
することにある。(Object of the invention) Therefore, the object of the present invention is to provide a high gate dielectric breakdown voltage.
In addition, it has a structure that allows high pressure resistance to be obtained with good reproducibility.
An object of the present invention is to provide a MOS transistor and a manufacturing method that can easily and reliably realize such a MOS transistor.
（発明の構成）
本発明によるMOSトランジスタは、ゲート酸
化膜が、ソース領域からドレイン領域に向かつて
単調に増加する膜厚を有することを特徴としてい
る。また本発明の製造方法ではゲート酸化膜領域
に相当する領域において、ソース領域に相当する
領域からドレイン領域に相当する領域に向かつて
漸次的に増大する強度分布を光照射をしながらゲ
ート熱酸化膜を形成することを特徴としている。
従つて、上記発明のMOSトランジスタを容易か
つ確実に製造し得る卓絶した効果を発揮するもの
である。(Structure of the Invention) The MOS transistor according to the present invention is characterized in that the gate oxide film has a film thickness that monotonically increases from the source region to the drain region. Furthermore, in the manufacturing method of the present invention, in a region corresponding to the gate oxide film region, the gate thermal oxide film is irradiated with light with an intensity distribution that gradually increases from the region corresponding to the source region to the region corresponding to the drain region. It is characterized by the formation of
Therefore, the MOS transistor of the above invention can be manufactured easily and reliably, and an outstanding effect is exhibited.
（構成の詳細な説明）
次に本発明の構造のMOSトランジスタの動作
原理について説明する。第３図は本発明の構造の
MOSトランジスタである。本発明のMOSトラン
ジスタのゲート酸化膜５の膜厚は基板１上でソー
ス２側よりドレイン３側へ向かつて単調に増加し
ている。この構造のうち、ゲート絶縁耐圧に関す
る特徴はドレイン端においてゲート酸化膜厚が厚
いことである。高耐圧MOSトランジスタにおい
ては、トランジスタのオフ状態、即ち、ゲート電
圧が低レベルであつてチヤネルが非導通状態であ
るときの、ドレイン電極３とゲート電極６の間に
生じる高電位差の発生がゲート酸化膜の絶縁破壊
の主たる要因となる。MOSトランジスタの構造
上、ドレイン電極を発し、ゲート電極に達する電
気力線の大部分がゲート酸化膜内においてはドレ
イン端部に集中するので、ゲート酸化膜厚を一様
とはせず、ドレイン端近傍においてのみ厚くする
ことが高耐圧MOSトランジスタを実現する上で
の一手法となつている。本発明の構造のMOSト
ランジスタもゲート酸化膜５の厚さはソース２の
側の端で薄く、ドレイン３の側と端で厚くなつて
おり、高耐圧MOSトランジスタとして動作可能
である。(Detailed Description of Configuration) Next, the operating principle of the MOS transistor having the structure of the present invention will be described. Figure 3 shows the structure of the present invention.
It is a MOS transistor. The thickness of the gate oxide film 5 of the MOS transistor of the present invention increases monotonically from the source 2 side toward the drain 3 side on the substrate 1. A feature of this structure regarding gate dielectric breakdown voltage is that the gate oxide film is thick at the drain end. In a high-voltage MOS transistor, gate oxidation is caused by the generation of a high potential difference between the drain electrode 3 and the gate electrode 6 when the transistor is in the off state, that is, when the gate voltage is at a low level and the channel is in a non-conducting state. This is the main cause of dielectric breakdown of the film. Due to the structure of a MOS transistor, most of the electric lines of force that originate from the drain electrode and reach the gate electrode are concentrated at the drain end within the gate oxide film. One method for realizing high voltage MOS transistors is to increase the thickness only in the vicinity. In the MOS transistor having the structure of the present invention, the thickness of the gate oxide film 5 is thinner at the end on the source 2 side and thicker at the end on the drain 3 side, so that it can operate as a high voltage MOS transistor.
従来の高耐圧MOSトランジスタの構造との相
違点は、従来のMOSトランジスタのゲート酸化
膜厚がプロセスからの制約上第２図のようにソー
ス端からドレイン端に向かつて段階的に増加して
いるのに対し、本発明のMOSトランジスタのゲ
ート酸化膜圧が第３図のようにソース端からドレ
イン端に向かつて単調に増加していることにあ
る。従来の高耐圧MOSトランジスタでは上記段
階的なゲート酸化膜厚の変化との変化点の位置に
よつて耐圧臨界となる点が決まり、この部分を形
成するためのプロセスの耐圧特性に対する影響が
大きい。本発明の構造のMOSトランジスタでは
上記段階的なゲート酸化膜厚の変化がなく、かつ
光吸収マスク（第４図８）の光吸収特性を制御す
ることによつてゲート酸化膜中の耐圧臨界となる
点を分散させることができ、従つて従来と同等の
プロセス条件で作成した場合でも、さらに耐圧が
高くかつばらつきの少ない素子特性が実現でき
る。 The difference from the structure of conventional high-voltage MOS transistors is that the gate oxide film thickness of conventional MOS transistors increases gradually from the source end to the drain end, as shown in Figure 2, due to process constraints. In contrast, the gate oxide film pressure of the MOS transistor of the present invention monotonically increases from the source end to the drain end as shown in FIG. In conventional high-voltage MOS transistors, the point at which the breakdown voltage becomes critical is determined by the position of the change point in the stepwise change in gate oxide film thickness, and the process for forming this portion has a large effect on the breakdown voltage characteristics. In the MOS transistor having the structure of the present invention, there is no stepwise change in gate oxide film thickness, and by controlling the light absorption characteristics of the light absorption mask (Fig. 4, 8), the breakdown voltage criticality in the gate oxide film can be adjusted. Therefore, even when fabricated under the same process conditions as conventional ones, device characteristics with higher breakdown voltage and less variation can be achieved.
次に、本発明のMOSトランジスタ製造方法の
原理について説明する。本発明のMOSトランジ
スタの製造方法は、ゲート酸化膜形成工程におい
て従来にない特徴がある。ゲート酸化膜厚の、ソ
ース端よりドレイン端に向かつての単調な増加を
実現するための、光吸収マスクを介した光照射を
ゲート酸化のための熱酸化工程において用いる。
一般に、シリコンの熱酸化において、シリコンと
形成されつつある酸化膜との界面における界面酸
化反応速度が光照射によつて増加することが知ら
れている。この効果は、例えば、エス・エイ・シ
エーフアー（S.A.Schafer）らによつてジヤーナ
ル・オブ・ハキユームサンエンスアンドテクノロ
ジー（Journal of Vacuum Sience and
Technology）誌1981年第19巻494頁における論文
において証明されている。光吸収マスクとして、
ゲート酸化膜部に照射されるべき部位において、
ソーブ部に照射されるべき部位からドレイン部に
照射されるべき部位に向かつて漸次的に光吸収率
が減少する構造を有する光吸収マスクを用いるこ
とによつてゲート酸化膜形成部のシリコンと形成
途中の酸化膜との界面における光照射量をソース
側からドレイン側に向かつて単調に増加させるこ
とができ、これによつて酸化膜の成長速度をソー
ス側からドレイン側に向かつて単調に増加させる
ことができ、前述したような本発明による構造の
MOSドランジスタを実現することができる。 Next, the principle of the MOS transistor manufacturing method of the present invention will be explained. The method for manufacturing a MOS transistor according to the present invention has an unprecedented feature in the gate oxide film forming step. In order to realize a monotonous increase in the gate oxide film thickness from the source end to the drain end, light irradiation through a light absorption mask is used in the thermal oxidation process for gate oxidation.
In general, in thermal oxidation of silicon, it is known that the interfacial oxidation reaction rate at the interface between silicon and an oxide film that is being formed is increased by light irradiation. This effect was described, for example, by SASchafer et al. in the Journal of Vacuum Science and Technology.
This was proven in an article published in 1981, Vol. 19, p. 494 of ``Technology''. As a light absorption mask,
In the area where the gate oxide film should be irradiated,
By using a light absorption mask having a structure in which the light absorption rate gradually decreases from the area where the sorb part is to be irradiated to the area where the drain part is to be irradiated, the silicon of the gate oxide film forming part is formed. The amount of light irradiation at the interface with the intermediate oxide film can be monotonically increased from the source side to the drain side, thereby increasing the growth rate of the oxide film monotonically from the source side to the drain side. of the structure according to the present invention as described above.
A MOS transistor can be realized.
（実施例）
以下、第４ａ〜ｅの一連の工程図を用いて本発
明の構造及び製造方法の典型的な一実施例につい
て説明する。以下の説明では説明の便宜上、Ｎチ
ヤネルMOSトランジスタについて述べるが、Ｐ
チヤネルMOSトランジスタの場合も本質的に同
じであり、これも当然本発明に含まれる。(Example) Hereinafter, a typical example of the structure and manufacturing method of the present invention will be described using a series of process diagrams 4a to 4e. In the following explanation, for convenience of explanation, we will discuss N-channel MOS transistors, but P
The case of a channel MOS transistor is essentially the same, and this is naturally included in the present invention.
第４図ａは不純物濃度１×1015／cm2のＰ形基板
１上に通常のLOCOS方法により、フイールド酸
化膜７を形成した状態を示す。第４図ｂは光照射
を伴つたゲート酸化工程における光吸収マスク８
の光吸収特性１４と素子構造、とりわけチヤネル
ル部９との光路に沿つた相対的な位置関係を示
す。光吸収マスク８は市販のグレーデイツドND
フイルタあるいは石英ガラス上に金など光吸収体
を蒸着源を移動させながら蒸着することによつて
作成したグレーデイツドNDフイルタを用いて構
成し、酸化性雰囲気及び酸化温度の外部に置き、
レンズ系あるいは反射鏡系をあ用いた縮小投影に
よつて第４図ｂのような光路を形成して光照射を
行なう。光学系とウエーハとの位置合わせは通常
リソグラフイー工程で用いられている縮小投影法
と同様の方法を用いるゲート酸化工程はドライ酸
化法で950℃において100分間行ない、その際の光
照射量はアルゴンレーザ60W／cm2である。第４図
ｃはゲート酸化膜形成後の状態を示す。ゲート酸
化膜５の膜厚はソース側で約400Å、ドレイン側
で約800Åである。次にボロンを過速電圧
150KeVドーズ量１×1013／cm2の条件でチヤネル
イオン注入し、CVDポリシリコンを5000Å堆積
したのち、一連のリソグラフイ工程によつてゲー
トポリシリコン電極６を形成したのち、これをマ
スクとしてソース領域２及びドレイン領域３にリ
ンを加速電圧150KeV、ドーズ量７×1015／cm2の
条件下でイオン注入した状態が第４図ｄである。
ソース２及びドレイ３上の酸化膜の除去の後、フ
イールド酸化膜１０をCVD法によつて4000Å堆
積し、電極コンタクト形成のための通常の一連の
リングラフイ工程のうち、Alを約8000Å堆積し、
電極配線パターン形成のための通常の一連のリソ
グラフイ工程によつてソースAl配線パターン１
１、ゲートAl配線パターン１２及びドレインAl
配線パターン１３を形成して第４図ｅを得る。第
４図ｅが本発明の構造の典型的な一例である。 FIG. 4a shows a state in which a field oxide film 7 is formed on a P-type substrate 1 with an impurity concentration of 1×10 15 /cm 2 by the usual LOCOS method. Figure 4b shows the light absorption mask 8 in the gate oxidation process that involves light irradiation.
The relative positional relationship along the optical path between the light absorption characteristic 14 and the element structure, particularly the channel portion 9, is shown. Light absorption mask 8 is a commercially available gray dated ND.
It is constructed using a graded ND filter created by depositing a light absorber such as gold on a filter or quartz glass while moving the deposition source, and placed outside the oxidizing atmosphere and oxidizing temperature.
Light irradiation is performed by forming an optical path as shown in FIG. 4b by reduction projection using a lens system or a reflecting mirror system. The alignment of the optical system and the wafer is performed using a method similar to the reduction projection method normally used in the lithography process.The gate oxidation process is carried out using a dry oxidation method at 950°C for 100 minutes, and the amount of light irradiated at that time is argon. The laser power is 60W/ cm2 . FIG. 4c shows the state after the gate oxide film is formed. The thickness of the gate oxide film 5 is about 400 Å on the source side and about 800 Å on the drain side. Then the boron is over-voltage
Channel ion implantation was performed at a 150 KeV dose of 1 x 10 13 /cm 2 to deposit CVD polysilicon to a thickness of 5000 Å. A gate polysilicon electrode 6 was formed by a series of lithography steps, and this was used as a mask to form a source electrode. FIG. 4d shows a state in which phosphorus ions were implanted into the region 2 and the drain region 3 under conditions of an acceleration voltage of 150 KeV and a dose of 7×10 15 /cm 2 .
After removing the oxide film on the source 2 and drain 3, a field oxide film 10 of 4000 Å is deposited by the CVD method, and Al is deposited to a thickness of about 8000 Å by a series of normal phosphory processes for forming electrode contacts.
A source Al wiring pattern 1 is formed by a series of normal lithography processes for forming an electrode wiring pattern.
1. Gate Al wiring pattern 12 and drain Al
A wiring pattern 13 is formed to obtain the pattern shown in FIG. 4e. FIG. 4e is a typical example of the structure of the present invention.
（発明の効果）
本発明の構造によればドレイン近傍における電
界集中による絶縁破壊を、この部分におけるゲー
ト酸化膜厚を実質的に厚くすることによつて電界
強度を減少させる効果を地用して防止できだけで
なく、ソース側からドレイン側への膜厚の増加の
仕方を最適設計することによつてドレイン近傍の
ゲート酸化膜内電界強度をほぼ一様化し、これに
よつて絶縁破壊の臨界となる点を分散させること
ができ、絶縁破壊防止の効果が最大となるように
最適設計することができる。(Effects of the Invention) According to the structure of the present invention, dielectric breakdown caused by electric field concentration near the drain can be avoided by effectively increasing the thickness of the gate oxide film in this area, thereby reducing the electric field strength. Not only can it be prevented, but by optimally designing the way the film thickness increases from the source side to the drain side, the electric field strength in the gate oxide film near the drain can be made almost uniform, thereby reducing the criticality of dielectric breakdown. It is possible to disperse the points where , and it is possible to optimally design so that the effect of preventing dielectric breakdown is maximized.
本発明の製造方法によればゲート酸化膜厚が一
様でないにもかかわらず、ゲート酸化膜形成工程
を一回の熱酸化工程によつて実行でき、プロセス
を大幅に簡単化できる。また、光吸収マスクの光
吸収特性を制御することによつて上記構造におけ
るソース側からドレイン側へのゲート酸化膜厚の
増加のしかたを最適設計することが容易に行なえ
従つて上記構造を形成する上で卓絶した効果を発
揮するものである。 According to the manufacturing method of the present invention, even though the thickness of the gate oxide film is not uniform, the gate oxide film forming step can be performed by a single thermal oxidation step, and the process can be greatly simplified. Furthermore, by controlling the light absorption characteristics of the light absorption mask, it is easy to optimally design the method of increasing the gate oxide film thickness from the source side to the drain side in the above structure. It has an outstanding effect on the above.
第１図は、オフセツトゲート構造を用いた従来
構造の高耐圧MOSトランジスタの断面図である。
第２図は２回のゲート酸化工程を用いた従来構造
の高耐圧MOSトランジスタの断面図である。第
３図は本発明の構造の高耐圧MOSトランジスタ
の断面図である。第４図ａ〜ｅは本発明の構造及
び製造方法の典型的実施例を示す主要断面図であ
る。
図中の記号はそれぞれ次のものを示している。
１……シリコン基板、２……ソース領域、３……
ドレイン領域、４……オフセツトのための低不純
物濃度のドレイン延長部、５……ゲート酸化膜、
６……ゲートポリシリコン電極、７……LOCOS
酸化膜、８……光吸収マスク、９……チヤネル領
域、１０……フイールドCVD酸化膜、１１……
ソースAl配線パターン、１２……ゲートAl配線、
１３……ドレインAl配線、１４……光吸収特性。
FIG. 1 is a sectional view of a conventional high voltage MOS transistor using an offset gate structure.
FIG. 2 is a cross-sectional view of a conventional high-voltage MOS transistor using two gate oxidation steps. FIG. 3 is a sectional view of a high voltage MOS transistor having the structure of the present invention. FIGS. 4a to 4e are main cross-sectional views showing typical embodiments of the structure and manufacturing method of the present invention. The symbols in the figure indicate the following.
1...Silicon substrate, 2...Source region, 3...
Drain region, 4...Drain extension part with low impurity concentration for offset, 5... Gate oxide film,
6...Gate polysilicon electrode, 7...LOCOS
Oxide film, 8... Light absorption mask, 9... Channel region, 10... Field CVD oxide film, 11...
Source Al wiring pattern, 12... Gate Al wiring,
13...Drain Al wiring, 14...Light absorption characteristics.
Claims (1)
タにおいて、ゲート酸化膜がソース領域からドレ
イン領域に向かつて単調に増加する膜厚を有する
ことを特徴とするMOSトランジスタ。 ２ ゲート酸化膜領域に相当する領域において、
ソース領域に相当する領域からドレイン領域に相
当する領域に向かつて漸次的に増大する強度分布
をなす光照射を伴いつつゲート熱酸化膜を形成す
ることを特徴とするMOSトランジスタの製造方
法。[Scope of Claims] 1. A MOS transistor formed on a semiconductor substrate, characterized in that a gate oxide film has a film thickness that monotonically increases from a source region to a drain region. 2 In the region corresponding to the gate oxide film region,
A method for manufacturing a MOS transistor, comprising forming a gate thermal oxide film while irradiating light with an intensity distribution that gradually increases from a region corresponding to a source region to a region corresponding to a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629684A JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629684A JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60208863A JPS60208863A (en) | 1985-10-21 |
| JPH0527273B2 true JPH0527273B2 (en) | 1993-04-20 |
Family
ID=13311709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6629684A Granted JPS60208863A (en) | 1984-04-03 | 1984-04-03 | Mos transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208863A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648671A (en) * | 1995-12-13 | 1997-07-15 | U S Philips Corporation | Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile |
| DE19611045C1 (en) * | 1996-03-20 | 1997-05-22 | Siemens Ag | Field effect transistor e.g. vertical MOS type |
| CN106783975A (en) * | 2016-11-23 | 2017-05-31 | 南通沃特光电科技有限公司 | A kind of N-channel reinforcing MOS transistor device |
-
1984
- 1984-04-03 JP JP6629684A patent/JPS60208863A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60208863A (en) | 1985-10-21 |
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