KR19980044985A - Field effect transistor and its manufacturing method - Google Patents
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Abstract
본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 포화 드레인 전류의 량을 증가시키기 위하여 드레인측의 부도체층을 소오스측보다 얇게 형성하므로써 일정한 게이트 전압 조건하에서의 포화 드레인 전압이 증가될 수 있도록 한 금속-부도체-반도체 전계효과 트랜지스터(Metal-Insulator-Semiconductor Field Effect Transistor)의 구조와 그 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a method of manufacturing the same, wherein a metal having a non-conductive layer on the drain side is formed thinner than the source side in order to increase the amount of saturation drain current so that the saturation drain voltage under a constant gate voltage condition can be increased. The present invention relates to a structure of a semiconductor-semiconductor field effect transistor and a manufacturing process thereof.
Description
본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 소오스측 및 드레인측의 부도체층의 두께가 서로 다른 금속-부도체-반도체 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a method of manufacturing the same, and more particularly, to a metal-inductor-semiconductor field effect transistor having different thicknesses of the non-conductive layer on the source side and the drain side, and a method of manufacturing the same.
종래의 전계효과 트랜지스터는 부도체층이 일정한 두께로 형성되며, 이러한 구조에서 포화 드레인 전류(ID(sat))의 크기는 하기의 식 식1 에 의해 근사적으로 결정된다.In the conventional field effect transistor, the insulator layer is formed to have a constant thickness, and in this structure, the size of the saturation drain current I D (sat) is approximately determined by Equation 1 below.
ID(sat) ~ ZμnCiVD(sat) / 2L ----- 식1I D (sat) ~ Zμ n C i V D (sat) / 2L ----- Equation 1
여기서, Z: 게이트 전압에 의해 형성된 채널층의 두께, L: 소스와 드레인간의 거리, μn: 채널층의 전자 이동도 Ci: 부도체층에 의해 형성되는 전하축전용량 그리고 VD(sat): 채널의 핀치오프(pinch-off)에 해당되는 드레인 전압(즉, 포화 드레인 전압)의 크기.Where Z is the thickness of the channel layer formed by the gate voltage, L is the distance between the source and the drain, μ n is the electron mobility of the channel layer, C i is the charge capacitance formed by the insulator layer, and V D (sat): The magnitude of the drain voltage (ie, saturation drain voltage) that corresponds to the pinch-off of the channel.
또한 포화 드레인 전압도 다음의 식2 에 의해 결정된다.The saturation drain voltage is also determined by the following equation.
VD(sat) ~ VG- VT----- 식2V D (sat) ~ V G -V T ----- Equation 2
여기서, VG: 게이트에 인가되는 전압 그리고 VT: 게이트의 문턱전압(theshold voltage).Where V G is the voltage applied to the gate and V T is the threshold voltage of the gate.
그러므로 상기 게이트(3)에 일정한 전압이 인가되는 경우 포화 드레인 전압이 낮아 트랜지스터의 포화전류의 량이 작다.Therefore, when a constant voltage is applied to the gate 3, the saturation drain voltage is low, so the amount of saturation current of the transistor is small.
따라서 본 발명은 드레인측의 부도체층이 소오스측보다 얇게 형성되도록 하므로써 상기한 단점을 해소할 수 있는 전계효과 트랜지스터 및 그 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a field effect transistor and a method of manufacturing the same, which can solve the above disadvantages by making the drain side non-conductive layer thinner than the source side.
상기한 목적을 달성하기 위한 본 발명에 따른 전계효과 트랜지스터는 소오스 및 드레인이 형성된 반도체 기판과, 상기 소오스 및 드레인 사이의 상기 반도체 기판상에 형성되며 상기 반도체 기판과는 부도체층에 의해 전기적으로 분리되는 게이트로 이루어지는 전계효과 트랜지스터에 있어서, 상기 부도체층의 두께가 불균일하게 형성된 것을 특징으로 하며, 본 발명에 따른 전계효과 트랜지스터의 제조 방법은 사진 공정을 이용하여 반도체 기판의 소오스와 드레인 영역을 각각 노출시킨 후 노출된 상기 반도체 기판에 불순물 이온 주입하여 소오스 및 드레인을 각각 형성하는 단계와, 상기 반도체 기판상에 저항성 접촉을 위한 금속을 증착한 후 열처리 공정을 실시하는 단계와, 상기 반도체 기판상에 상기 드레인측과 상기 소오스측의 두께가 서로 다른 부도체층을 형성하는 단계와, 상기 소오스 및 드레인간의 상기 반도체 기판상에만 상기 부도체층을 잔류시킨 후 잔류된 상기 부도체층상에 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다. 또한 상기 부도체층상에 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다. 또한 상기 부도체층은 상기 드레인측보다 상기 소오스측이 두껍게 형성된 것을 특징으로 하고, 상기 부도체층의 두께 차이는 상기 부도체 제조 공정시 상기 반도체 기판의 온도차에 의해 발생되며, 상기 반도체 기판의 온도차는 적외선 레이져 빔 또는 렌즈에 의해 집적된 적외선 빔의 부분적인 조사에 의해 발생되는 것을 특징으로 한다. 그리고 상기 적외선 레이져 빔 또는 렌즈에 의해 집적된 적외선 빔은 상기 소오스측의 상기 반도체 기판에만 조사되는 것을 특징으로 한다.The field effect transistor according to the present invention for achieving the above object is formed on a semiconductor substrate having a source and a drain, and formed between the source and the drain and electrically separated from the semiconductor substrate by an insulator layer. In a field effect transistor comprising a gate, the thickness of the non-conductor layer is formed non-uniformly, the method of manufacturing a field effect transistor according to the present invention by exposing the source and drain regions of the semiconductor substrate, respectively, by using a photo process Implanting impurity ions into the exposed semiconductor substrate to form a source and a drain, depositing a metal for ohmic contact on the semiconductor substrate, and then performing a heat treatment process; Side and source side have different thicknesses And the step of forming the non-conductive layer, comprising the steps of: forming a gate insulating layer on the remaining residue after the insulating layer only on the semiconductor substrate between the source and drain and characterized. And forming a gate on the insulator layer. In addition, the insulator layer is characterized in that the source side is formed thicker than the drain side, the thickness difference of the non-conductor layer is generated by the temperature difference of the semiconductor substrate during the non-conductor manufacturing process, the temperature difference of the semiconductor substrate is an infrared laser And by partial irradiation of the infrared beam integrated by the beam or lens. The infrared beam integrated by the infrared laser beam or the lens is irradiated only to the semiconductor substrate on the source side.
도 1은 본 발명에 따른 전계효과 트랜지스터에 게이트 전압이 인가된 경우 채널층의 형성을 도시한 개념도.1 is a conceptual diagram illustrating the formation of a channel layer when a gate voltage is applied to a field effect transistor according to the present invention.
도 2는 본 발명에 따른 전계효과 트랜지스터에 포화 드레인 전압보다 낮은 드레인 전압이 인가되었을 경우 선형 전류-전압 동작영역에서의 채널층 형성을 도시한 개념도.2 is a conceptual diagram illustrating channel layer formation in a linear current-voltage operating region when a drain voltage lower than a saturation drain voltage is applied to a field effect transistor according to the present invention.
도 3은 본 발명에 따른 전계효과 트랜지스터에 포화 드레인 전압이 인가된 경우 채널층의 형성이 도시된 개념도.3 is a conceptual diagram illustrating the formation of a channel layer when a saturation drain voltage is applied to a field effect transistor according to the present invention.
도 4는 본 발명에 따른 전계효과 트랜지스터의 전류-전압 특성을 도시한 그래프도.Figure 4 is a graph showing the current-voltage characteristics of the field effect transistor according to the present invention.
도 5는 본 발명에 따른 전계효과 트랜지스터의 부도체층을 제조하는 데 필요한 불균일한 열처리 상태를 도시한 개념도.FIG. 5 is a conceptual diagram illustrating a non-uniform heat treatment state required to fabricate an insulator layer of a field effect transistor according to the present invention. FIG.
도 6은 본 발명에 따른 전계효과 트랜지스터의 부도체층을 제조하는 데 필요한 불균일한 열처리에서 이루어지는 산화공정의 온도 상태도.6 is a temperature state diagram of an oxidation process performed in a nonuniform heat treatment required for producing an insulator layer of a field effect transistor according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1: 반도체 기판2: 부도체층1: semiconductor substrate 2: insulator layer
3: 게이트4: 소오스3: gate 4: source
5: 드레인6: 채널층5: drain 6: channel layer
7: 공핍층7: depletion
본 발명은 기울기를 갖도록 형성된 부도체층을 갖는 전계효과 트랜지스터에 임의의 일정한 게이트 전압이 인가되면, 이에 의해 형성된 채널층에 존재하는 전하가 느끼는 전위는 부도체층의 두께에 다라 근사적으로 반비례하게 된다. 그리고 상기 채널층의 깊이는 전하가 느끼는 전위에 따라 비례하게 된다. 그러므로 본 발명은 이러한 원리를 이용하여 다음과 같은 전계효과 트랜지스터를 제공한다. 그러면 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.According to the present invention, when an arbitrary constant gate voltage is applied to a field effect transistor having a non-conductive layer formed to have a slope, the electric potential felt by the charge present in the formed channel layer is approximately inversely proportional to the thickness of the non-conductive layer. The depth of the channel layer is proportional to the electric potential felt by the charge. Therefore, the present invention utilizes this principle to provide the following field effect transistors. Next, the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 전계효과 트랜지스터에 게이트 전압이 인가된 경우 채널층이 형성된 상태를 도시한 개념도로서, 반도체 기판(1)상에 부도체층(2) 및 게이트(3)가 적층되어 형성되며 상기 게이트(3) 양측부의 상기 반도체 기판(1)에 소오스 및 드레인(4 및 5)이 형성되는데, 상기 부도체층(2)의 두께는 상기 드레인(5)측보다 소오스(4)측이 두껍게 형성된다. 그러므로 트랜지스터의 동작시 상기 게이트(3) 하부의 상기 반도체 기판(1)에 형성되는 채널층(6)은 상기 소오스(4)측보다 상기 드레인(4)측이 더 두껍게 형성되고, 따라서 상기 소오스 및 드레인(4 및 5)과 상기 채널층(6) 하부에 형성되는 공핍층(7)도 동일한 모양을 갖게 된다. 즉, 일정한 게이트 전압 조건하에서 상기 소오스(4)와 드레인(5)측부에서 상기 채널층(6)은 각각 다른 깊이로 형성된다.1 is a conceptual diagram illustrating a state in which a channel layer is formed when a gate voltage is applied to a field effect transistor according to the present invention, in which a nonconductor layer 2 and a gate 3 are stacked on a semiconductor substrate 1. Sources and drains 4 and 5 are formed on the semiconductor substrate 1 at both sides of the gate 3, and the thickness of the non-conductive layer 2 is thicker at the source 4 side than at the drain 5 side. do. Therefore, in the operation of the transistor, the channel layer 6 formed in the semiconductor substrate 1 below the gate 3 is formed to have a thicker drain 4 side than the source 4 side, and thus the source and The drains 4 and 5 and the depletion layer 7 formed under the channel layer 6 also have the same shape. That is, under constant gate voltage conditions, the channel layer 6 is formed at different depths at the source 4 and drain 5 sides.
도 2는 본 발명에 따른 전계효과 트랜지스터에 포화 드레인 전압보다 낮은 드레인 전압이 인가되었을 경우 선형 전류-전압 동작영역에서의 채널층 형성을 도시한 개념도로서, 상기 도 2에 도시된 바와 같이 평형상태에서 상기 드레인(5)에 전압이 인가되면 상기 드레인(5)측의 채널층(6) 깊이가 상대적으로 얕아지게 된다. 이는 PN 접합 반도체 다이오드에서 역방향 전압이 인가된 경우와 같은 조건인데, 역방향 드레인 바이어스에 의하여 공핍층(depletion layer)의 두께가 증가되고, 이에 의해 드레인(5)측에서의 채널층 깊이가 얕아지는 것이다. 그러므로 상기 드레인 전압이 점차 증가되면 상기 드레인(5)측의 상기 채널층(6) 깊이는 점차적으로 감소된다.FIG. 2 is a conceptual diagram illustrating channel layer formation in a linear current-voltage operating region when a drain voltage lower than a saturation drain voltage is applied to a field effect transistor according to the present invention. As shown in FIG. When a voltage is applied to the drain 5, the depth of the channel layer 6 on the drain 5 side becomes relatively shallow. This is the same condition as when the reverse voltage is applied in the PN junction semiconductor diode, and the thickness of the depletion layer is increased by the reverse drain bias, and the channel layer depth at the drain 5 side is shallow. Therefore, when the drain voltage is gradually increased, the depth of the channel layer 6 on the drain 5 side is gradually decreased.
도 3은 본 발명에 따른 전계효과 트랜지스터에 포화 드레인 전압이 인가된 경우 채널층의 형성이 도시된 개념도로서, 상기 도 2의 상태에서 상기 드레인 전압이 점차적으로 증가되면 핀치오프점에 이르게 되는데, 이때의 상기 드레인 전압을 포화 드레인 전압이라 하고 전류를 포화 드레인 전류라고 한다. 이때 기울기를 갖는 상기 부도체층(2)의 두께로 인하여, 즉 상기 드레인(5)측부의 채널층(6)의 깊이가 이미 상대적으로 크기 때문에, 상기 드레인 전압에 의한 포화 드레인 전류를 얻기 위해서는 더 높은 드레인 전압의 공급이 필요하게 된다. 즉, 하기의 식3 과 같이 나타내질 수 있다.3 is a conceptual diagram illustrating the formation of a channel layer when a saturation drain voltage is applied to a field effect transistor according to the present invention. When the drain voltage is gradually increased in the state of FIG. 2, the pinch-off point is reached. The drain voltage of is called the saturation drain voltage and the current is called the saturation drain current. At this time, due to the thickness of the insulator layer 2 having a slope, i.e., the depth of the channel layer 6 on the side of the drain 5 is already relatively large, it is necessary to obtain a higher saturated drain current by the drain voltage. Supply of the drain voltage is necessary. That is, it may be represented as in Equation 3 below.
VD(sat) VG- VT----- 식3V D (sat) V G -V T ----- Equation 3
따라서 본 발명에 다라 형성된 전계효과 트랜지스터는 종래의 트랜지스터 보다 더 큰 포화 드레인 전압 특성을 갖게 되며 상기의 식1 에 따라 더욱 큰 포화 드레인 전류 특성을 갖게 된다.Therefore, the field effect transistor formed according to the present invention has a larger saturation drain voltage characteristic than the conventional transistor and has a larger saturation drain current characteristic according to Equation 1 above.
도 4는 본 발명에 따른 전계효과 트랜지스터의 전류-전압 특성을 도시한 그래프도로서, 기울기를 갖는 상기 부도체층(2)을 갖는 금속-부도체-반도체 전계효과 트랜지스터에서 드레인 전압(VD)의 변화에 따른 드레인 전류(ID)의 변화를 종래 트랜지스터의 특성과 비교되도록 도시한 그래프이다. 여기서 곡선(A)는 본 발명에 따른 트랜지스터의 드레인 전류와 전압의 변화를 도시한 그래프이고 곡선(B)는 종래 트랜지스터의 드레인 전류와 전압의 변화를 도시한 그래프로서, 본 발명에 다른 트랜지스터의 포화 드레인 종류가 종래의 트랜지스터보다 Q만큼 증가되었으며 본 발명에 따른 트랜지스터의 포화 드레인 전압은 종래의 트랜지스터보다 K만큼 증가되었음을 알 수 있다. 그러면 본 발명에 따른 금속-부도체-반도체 전계효과 트랜지스터의 제조 공정을 도 5 및 도 6을 참조하여 설명하기로 한다.4 is a graph showing the current-voltage characteristics of the field effect transistor according to the present invention, in which the drain voltage (V D ) is changed in the metal-inductor-semiconductor field effect transistor having the insulator layer 2 having a slope. The graph shows a change in the drain current I D according to the characteristics of the conventional transistor. Here, curve (A) is a graph showing changes in the drain current and voltage of the transistor according to the present invention, and curve (B) is a graph showing changes in the drain current and voltage of the conventional transistor. It can be seen that the drain type is increased by Q than the conventional transistor and the saturation drain voltage of the transistor according to the present invention is increased by K than the conventional transistor. Next, a manufacturing process of the metal-semiconductor-semiconductor field effect transistor according to the present invention will be described with reference to FIGS. 5 and 6.
공정 (1): 사진(Lithography) 공정을 이용하여 반도체 기판(1)의 소오스와 드레인 영역이 각각 노출되도록 하고 n-형 저항성 접촉(Omhic Contact)을 위하여 인(P)과 같은 불순물 이온을 노출된 상기 반도체 기판(1)에 주입(Implantation)하여 소오스(4) 및 드레인(5)을 형성한다. 그리고 상기 반도체 기판(1)상에 저항성 접촉을 위한 금속을 증착한 후 열처리 공정을 실시한다.Process (1): The source and drain regions of the semiconductor substrate 1 are exposed using a lithography process and impurity ions such as phosphorus (P) are exposed for n-type ohmic contacts. The source 4 and the drain 5 are formed by implantation into the semiconductor substrate 1. After the deposition of a metal for ohmic contact on the semiconductor substrate 1, a heat treatment process is performed.
공정 (2): 산소(O2) 가스 분위기하에서 건식 산화(oxidation) 공정을 이용하여 상기 반도체 기판(1)상에 예를 들어 산화막(SiO2) 등으로 이루어진 부도체층(2)을 형성하는 공정으로, 이때 상기 부도체층(2)을 형성하기 위해서는 상기 소오스(4)와 드레인(5) 사이에 불균일한 산화작용 온도가 필요하다. 이를 위하여 도 5에 도시된 바와 같이 적외선 레이져 빔 또는 높은 전력에 의해 텅스텐-할로겐 램프로부터 방출되는 적외선 빔을 렌즈로 집적시킨 후 이 빛을 상기 소오스(4)측의 상기 반도체 기판(1)에만 조사시킨다. 이 공정에 의해 상기 소오스(4)측 반도체 기판(1)의 온도가 상기 드레인(5)측보다 상대적으로 높아지게 되고, 이러한 불균일한 온도 분포에 따라 산화작용 속도가 다르게 되어 상기 부도체층(2)이 기울어진 형태로 형성된다. 즉, 상기 소오스(4)측 반도체 기판(1)의 온도가 상기 드레인(5)측보다 높기 때문에 산화막의 성장 속도가 빨라지고, 이에의해 기울기를 갖는 부도체층(2)이 형성된다. 이러한 산화막의 성장은 상기 반도체 기판(1)의 온도가 증가될수록 더욱 빨라진다. 여기서 일정 시간동안의 불균일 산화공정으로 성장된 산화막의 두께와 이 공정에 적용된 공정온도가 도 6에 도시된다.Step (2): oxygen (O 2) a step of forming a dry oxidation (oxidation) using the procedure for example, the oxide film on the semiconductor substrate (1) non-conductive layer (2) made of a (SiO 2), etc. under a gas atmosphere, In this case, in order to form the insulator layer 2, an uneven oxidation temperature is required between the source 4 and the drain 5. To this end, as shown in FIG. 5, an infrared laser beam or an infrared beam emitted from a tungsten-halogen lamp by high power is integrated into a lens, and the light is irradiated only to the semiconductor substrate 1 on the source 4 side. Let's do it. By this process, the temperature of the source (4) side semiconductor substrate (1) is relatively higher than that of the drain (5) side, the oxidation rate is different according to this non-uniform temperature distribution, so that the insulator layer (2) It is formed in an inclined form. That is, since the temperature of the semiconductor substrate 1 on the source 4 side is higher than that of the drain 5 side, the growth rate of the oxide film is increased, whereby the insulator layer 2 having a slope is formed. The growth of the oxide film is faster as the temperature of the semiconductor substrate 1 is increased. Here, the thickness of the oxide film grown by the heterogeneous oxidation process for a certain time and the process temperature applied to this process are shown in FIG.
공정(3): 상기 소오스(4) 및 드레인(5)간의 상기 반도체 기판(1)상에 존재하는 부도체층(2)을 제외한 나머지 부분의 상기 부도체층(2)을 제거한 후 사진 공정과 금속 증착 그리고 리프트-오프(lift-off) 공정을 통해 게이트(3)를 형성시킨다.Step (3): After removing the non-conductor layer (2) except for the non-conductor layer (2) present on the semiconductor substrate (1) between the source (4) and drain (5), the photographic process and metal deposition The gate 3 is formed through a lift-off process.
상술한 바와 같이, 본 발명에 의하면 소오스측 및 드레인측의 두께가 서로다른 부도체층을 갖는 전계효과 트랜지스터를 제조하므로써 임의의 게이트 전압 조건하에서 포화 드레인 전압이 종래 트랜지스터의 포화 드레인 전압보다 증가되며, 따라서 포화 드레인 전류의 량도 증가된다. 그리고 낮은 드레인 전류-전압 영역에서 종래의 트랜지스터보다 더욱 향상된 선형 전류-전압 특성을 갖는 특성이 우수한 트랜지스터를 제조할 수 있다.As described above, according to the present invention, by manufacturing a field effect transistor having non-conductive layers having different thicknesses on the source side and the drain side, the saturation drain voltage is increased above the saturation drain voltage of the conventional transistor under arbitrary gate voltage conditions. The amount of saturation drain current is also increased. In the low drain current-voltage region, a transistor having superior linear current-voltage characteristics than the conventional transistor can be manufactured.
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