KR100237180B1 - Configuration of mos transistor - Google Patents
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Abstract
본 발명은 종래의 실리콘 채널로 만들어지는 MOS 트랜지스터와는 달리 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터의 구조에 관한 것으로, 게이트 산화막의 하단 채널 영역에 실리콘 게르마늄층, 델타 도핑층, 콘트롤층을 구비하는 것을 특징으로 한다. 본 발명에 따른 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터는 채널 영역의 불순물 분포와 물질의 변화에 의해 결정되는 에너지 밴드 구조에 의해 델타 도핑층에 초기에 주입된 불순물이 소자의 단자에 인가되는 전압 조건에 따라 표면에 갇히게 되며, 이로써 불순물 산란 현상이 없는 전도 채널이 형성되어 소자의 동작 속도를 증가시키는 효과가 있으며, 또한 델타 도핑층 하단의 콘트롤층의 두께와 불순물 도핑 정도에 따라 문턱 전압, 스윙, 디아이비엘 등과 같은 소자의 주요 특성을 쉽게 조정할 수 있다.The present invention relates to a structure of a MOS transistor having a silicon germanium conducting channel, unlike a MOS transistor made of a conventional silicon channel, and includes a silicon germanium layer, a delta doping layer, and a control layer in a lower channel region of a gate oxide film. It features. The MOS transistor having a silicon germanium conducting channel according to the present invention is subjected to a voltage condition in which impurities initially injected into the delta doped layer are applied to the terminal of the device by an energy band structure determined by the impurity distribution of the channel region and the change of the material. Therefore, it is trapped on the surface, thereby forming a conduction channel without impurity scattering, thereby increasing the operation speed of the device. Also, depending on the thickness of the control layer below the delta doped layer and the degree of impurity doping, the threshold voltage, the swing, the D-Ia It is easy to adjust the main characteristics of devices such as Biel.
Description
본 발명은 반도체 소자의 구조에 관한 것으로, 특히 실리콘과 게르마늄의 합성 물질로 전도 채널을 형성한 MOS 트랜지스터의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of semiconductor devices, and more particularly to the structure of MOS transistors in which conductive channels are formed of a composite material of silicon and germanium.
MOS 트랜지스터는 소오스(source), 드레인(drain), 게이트(gate)의 세 단자로 구성된 일종의 전자 소자로서 소자의 제조 방법이 간편하고 집적회로 구성에 활용도가 높다. 그러므로, 집적도가 커지고 구성되는 소자의 크기가 작아질수록 MOS 트랜지스터 소자는 더욱 유용하게 사용되는 추세이다.A MOS transistor is a kind of electronic device composed of three terminals of a source, a drain, and a gate. The MOS transistor has a simple method of manufacturing a device and is highly applicable to an integrated circuit. Therefore, as the degree of integration increases and the size of the device to be configured is smaller, the MOS transistor device is more usefully used.
종래의 MOS 트랜지스터는 게이트 단자에 일정 전압 이상이 인가되면 소오스와 드레인 단자 간의 전압에 따라 전류가 흐르되 전류가 흐르는 전도 채널은 기판 재료와 같은 실리콘 물질로 되어 있다. 그러나 실리콘 물질내에서의 전기 반송자의 이동도는 낮은 편이므로 소자의 동작 속도를 증가시키는 데에는 한계가 있다.In the conventional MOS transistor, when a predetermined voltage or more is applied to the gate terminal, current flows according to the voltage between the source and drain terminals, but the conducting channel through which the current flows is made of a silicon material such as a substrate material. However, since the mobility of the electric carriers in the silicon material is low, there is a limit to increasing the operating speed of the device.
따라서, 본 발명은 전기 반송자의 전기 이동도가 비교적 큰 실리콘과 게르마늄의 합성 물질로 전도 채널을 형성하여 소자의 전류 구동 능력과 동작 속도를 증가시킬 수 있는 MOS 트랜지스터를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a MOS transistor capable of increasing the current driving capability and the operating speed of the device by forming a conduction channel from a composite material of silicon and germanium having a relatively high electric mobility of an electric carrier.
상술한 목적을 달성하기 위한 본 발명은 모스 소자 게이트 하단의 전도 채널 구성을 전기 반송자의 이동도가 큰 실리콘 게르마늄층으로 하고, 상기 실리콘 게르마늄층 하단에 고농도의 얇은 델타 도핑층과 불순물 농도를 조절하여 모스 소자의 특성을 개선시키는 콘트롤층을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention uses a conductive channel structure at the bottom of the MOS device gate as a silicon germanium layer having high mobility of an electric carrier, and adjusts a high concentration of a thin delta doping layer and an impurity concentration at the bottom of the silicon germanium layer. It is characterized by including a control layer for improving the characteristics of the MOS device.
도 1은 종래의 n-채널 MOS 트랜지스터의 단면도.1 is a cross-sectional view of a conventional n-channel MOS transistor.
도 2는 종래의 실리콘 게르마늄 전도 채널을 갖는 p-채널 MOS 트랜지스터의 단면도.2 is a cross-sectional view of a p-channel MOS transistor with a conventional silicon germanium conducting channel.
도 3은 본 발명에 따른 실리콘 게르마늄 전도 채널을 갖는 p-채널 MOS 트랜지스터의 단면도.3 is a cross-sectional view of a p-channel MOS transistor having a silicon germanium conducting channel in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11, 21, 31 : 실리콘 기판 12, 22, 32 : 게이트 산화막11, 21, 31:
13, 23, 33 : 게이트 14, 24, 34 : 게이트 측면 산화막13, 23, 33:
15, 25, 25 : 소오스/드레인 26, 39 : 실리콘 게르마늄층15, 25, 25: source /
36 : 콘트롤(control)층 37 : 스페이서(spacer)층36: control layer 37: spacer layer
38 : 델타 도핑층38 delta doped layer
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 1은 종래의 n-채널 MOS 트랜지스터의 단면도로서, 그 제조 방법을 설명하면 다음과 같다. 실리콘 기판(11) 상부에 산화막 및 다결정실리콘층을 순차적으로 형성한 후 전면에 n형의 불순물을 주입한다. 실리콘 기판(11) 상부에 형성된 다결정실리콘층 및 산화막의 선택된 영역을 식각하여 패터닝하면 트랜지스터의 게이트(13) 및 게이트 산화막(12)이 형성된다. 이후 게이트(13) 측면에 게이트 측면 산화막(14)을 형성한 후 전면에 비소 이온을 주입하여 실리콘 기판(11)의 선택된 영역에 고농도의 n형 소오스/드레인(15) 영역을 형성한다. 그리고 게이트, 소오스, 드레인에 알루미늄 전극을 형성하여 MOS 트랜지스터를 완성한다.1 is a cross-sectional view of a conventional n-channel MOS transistor, and a manufacturing method thereof is as follows. An oxide film and a polysilicon layer are sequentially formed on the
한편 p-채널 MOS 트랜지스터는 이상의 제조 공정 중에서 불순물의 종류를 n형 대신 p형으로 대체하면 된다.In the p-channel MOS transistor, the impurity type may be replaced with p-type instead of n-type in the above manufacturing process.
이상의 공정 순서에 따라 제조된 MOS 트랜지스터는 게이트(13)에 문턱 전압 이상의 전압이 인가될 경우 게이트 산화막(12) 아래에 전도 채널이 형성되고 소오스와 드레인에 인가된 전압에 의해 전류가 흐르게 된다. 전류가 흐르는 전도 채널은 실리콘 물질로 되어 있으며, 실리콘 물질 내에서 자유 전자와 정공의 이동 속도는 비교적 느리기 때문에 소자의 동작 속도를 증가시키는 데에 한계가 있다. 따라서 소자의 동작 속도를 증가시키기 위해서는 전도 채널을 구성하는 물질을 바꾸어야 한다. 소자의 동작 속도를 증가시키기 위한 방법으로 실리콘 기판 상부에 실리콘층에 비해 전기 이동도가 높은 실리콘과 게르마늄의 합금 물질인 실리콘 게르마늄층을 형성하는 기술이 보편화되어 있다. 그러므로, 실리콘 게르마늄층을 실리콘 기판 상부에 형성하고, 이 층을 전도 채널로 이용하면 소자의 동작 속도를 크게 증가시킬 수 있다.In the MOS transistor manufactured according to the above process sequence, when a voltage equal to or higher than a threshold voltage is applied to the
도 2는 종래의 실리콘 게르마늄층을 전도 채널로 하는 p-채널 MOS 트랜지스터의 단면도로서, 그 제조 방법을 설명하면 다음과 같다. 실리콘 기판(21) 상부에 실리콘 게르마늄층(26), 산화막 및 다결정실리콘층을 순차적으로 형성한 후 전면에 p형의 불순물을 주입한다. 실리콘 기판(21) 상부에 형성된 다결정실리콘층 및 산화막의 선택된 영역을 패터닝하여 트랜지스터의 게이트(23) 및 게이트 산화막(22)을 형성한다. 이후 게이트(23) 측면에 게이트 측면 산화막(24)을 형성한 후 전면에 p형 불순물을 주입하여 실리콘 게르마늄층(26) 및 실리콘 기판(21)의 선택된 영역에 고농도의 p형 소오스/드레인(25) 영역을 형성한다. 그리고 게이트, 소오스, 드레인에 알루미늄 전극을 형성하여 MOS 트랜지스터를 완성한다.FIG. 2 is a cross-sectional view of a p-channel MOS transistor having a conventional silicon germanium layer as a conducting channel. After the
이 소자의 게이트(23)에 문턱 전압 이상의 전압을 인가하고, 소오스와 드레인 단자에 전압을 인가하면 소오스와 드레인을 흐르는 전류는 대부분 실리콘 게르마늄층(27)을 통하여 흐르게 된다. 이렇듯 전류의 흐름이 전기 이동도가 큰 물질층을 따라 이루어지므로 소자의 동작 속도가 증가될 것이나, 도 2와 같은 구조의 소자가 가지는 다른 원인에 의해서 소자의 동작 속도는 도 1의 구조와 같은 소자의 동작 속도의 수준에 머무른다고 분석되고 있다. 도 2와 같은 구조를 가진 소자에 대한 소자 시뮬레이션에 따르면 게이트 산화막 계면의 표면 전하량은 도 1과 같은 구조를 가진 소자의 게이트 산화막 계면의 표면 전하량보다 매우 크다. 이것은 실리콘 기판(21)의 표면과 실리콘 게르마늄층(26)의 표면 상태에 큰 차이가 있기 때문이며 소자의 동작을 열화시키는 한 원인이 된다. 또한 실리콘 게르마늄층(26)의 결정 상태는 실리콘 기판(21)의 결정 상태보다 더욱 많은 결함을 가지고 있어 소자의 동작 특성을 나쁘게 한다. 이러한 모든 것을 고려할 때, 도 2와 같이 단순히 실리콘 게르마늄층(26)을 전도 채널로 이용하고, 종래의 MOS 트랜지스터와 같은 구조를 갖는 실리콘 게르마늄 MOS 트랜지스터의 동작 속도는 크게 개선되지 않는다.When a voltage equal to or higher than a threshold voltage is applied to the
도 3은 본 발명에 따른 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터의 단면도로서, p-채널 MOS 트랜지스터를 예로 그 제조 방법을 설명하면 다음과 같다. 본 발명에 따른 소자의 제조 방법은 소자 시뮬레이션에 근거를 두고 있으며 0.1㎛의 게이트 폭과 0.1㎛의 소오스/드레인 접합 깊이를 예로 들었다. (100)의 오리엔테이션을 갖는 실리콘 단결정 n형 기판(31) 상부에 콘트롤(control)층(36)을 형성한다. 콘트롤층(36)은 실리콘에 n형 불순물을 주입하여 형성하며, 불순물의 농도를 조절하여 반송자를 채널 표면에 갇히게 하는 역할을 한다. 콘트롤층(36) 상부에 도우핑되지 않은 실리콘으로 스페이서층(37)을 형성한다. 스페이서층(37) 상부에 약 5 ㎚의 두께로 실리콘에 p형 불순물을 주입하여 분자선 기상 증착 방법이나 유기 금속 화학적 기상 증착 방법을 이용하여 델타 도핑층(38)을 형성한다. 델타 도핑층(38)은 소자의 전기 반송자의 공급원으로 작용한다. 델타 도핑층(38) 상부에 실리콘 게르마늄층(39)을 형성한다. 이 층의 두께는 약 20㎚ 정도로 하고 불순물은 주입하지 않는다. 실리콘 게르마늄층(39)은 에피 성장법에 의해 실리콘과 게르마늄의 합성 물질로 형성한다. 실리콘 게르마늄 에피층(39) 상부에 산화막을 형성한다. 산화막의 두께는 매우 중요한 소자 변수로서, 두께에 따라 소자의 문턱 전압 등의 동작 특성이 달라진다. 산화막의 두께가 4㎚인 경우 공정 시뮬레이션 결과에 따르면 800℃에서 51분간 건식 산화 공정를 통해 얻을 수 있는 것으로 나타났다. 산화막 상부에 200㎚ 이상의 두께로 다결정실리콘층을 증착한다. 그리고 사진식각 기술을 이용하여 다결정실리콘층 및 산화막을 패터닝하여 게이트(33) 및 게이트 산화막(32)을 형성하고, 형성된 게이트(33)에 n형 불순물을 도핑한다. 게이트 패턴을 형성하기 위한 사진식각 기술은 게이트의 폭과 깊이를 마스크 사진 작업으로 정의하고, 나머지는 건식 식각 기술에 의해 다결정실리콘층과 산화막을 함께 식각한다. 게이트 측면에 게이트 측면 산화막(34)을 형성한다. 그리고 p형 불순물을 주입하여 소오스/드레인(35)을 형성하되, 0.1 ㎛의 얇은 접합 깊이를 갖도록 형성한다. 또한, 소오스/드레인(35)은 실리콘 기판(31) 상부까지 형성되도록 실리콘 게르마늄층(39), 델타 도핑층(38), 스페이서층(37) 및 콘트롤층(36)의 선택된 영역에 형성되도록 한다. 그리고 게이트, 소오스, 드레인의 각 단자에 알루미늄을 증착하여 전극을 형성하면 도시된 바와 같은 구조를 가진 소자가 완성된다.3 is a cross-sectional view of a MOS transistor having a silicon germanium conducting channel according to the present invention. The method for fabricating a device according to the present invention is based on device simulation, taking as an example a gate width of 0.1 μm and a source / drain junction depth of 0.1 μm. A
도 3의 구조를 가진 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터의 동작을 상세히 살펴 보면 다음과 같다. 도 3에 도시된 구조에서 세 개의 단자에 아무런 전압을 인가하지 않으면 p형 MOS의 다수 반송자인 정공의 분포는 거의 델타 도핑층(38)에 위치한다. 한편 게이트(33)에 마이너스 전압을 인가하면 정공의 분포는 실리콘 게르마늄층(39)의 표면에 모두 몰리게 되며 그 농도는 매우 크다. 소오스와 드레인 간에 전압을 인가하면 모든 전류의 흐름은 실리콘 게르마늄층(39)을 통하여 이루어진다. 이러한 소자의 동작 속도는 전도 채널이 전기 이동도가 큰 실리콘 게르마늄층(39)으로 형성되므로 크게 증가한다. 이는 실리콘 게르마늄층(39)에 불순물 주입이 되어 있지 않아서 불순물의 산란 현상이 없기 때문이다.The operation of a MOS transistor having a silicon germanium conducting channel having the structure of FIG. 3 will now be described in detail. In the structure shown in Fig. 3, if no voltage is applied to the three terminals, the distribution of holes, which are the majority carriers of the p-type MOS, is located almost in the delta doped
본 발명에 따른 MOS 트랜지스터의 기본적인 동작은 게이트 영역 하단의 채널에서의 에너지 밴드 구조에 따라 전기 반송자가 표면 쪽으로 갇히는 현상에 기인하므로 이러한 소자 동작은 실리콘 게르마늄층의 전도 채널을 갖는 소자 뿐만 아니라 실리콘 전도 채널을 갖는 구조에서도 전기 반송자의 포획이 일어나 소자의 동작 속도를 증가시킬 수 있다.Since the basic operation of the MOS transistor according to the present invention is due to the phenomenon that the electric carrier is trapped toward the surface according to the energy band structure in the channel at the bottom of the gate region, such device operation is not only a device having a conductive channel of silicon germanium layer but also a silicon conductive channel. Even in the structure having the capture of the electric carrier may occur to increase the operating speed of the device.
본 발명에 따른 MOS 트랜지스터는 델타 도핑층 하단에 위치하는 콘트롤층의 두께와 도핑 정도에 따라 소자의 주요 동작 특성인 문턱 전압(threshold voltage), 문턱 전압아래 스윙(subthreshold swing), 디아이비엘(drain induced barrier lowing; DIBL) 현상 등을 쉽게 조절할 수 있다.The MOS transistor according to the present invention has a threshold voltage, a subthreshold swing, and a drain induced, which are the main operating characteristics of the device, depending on the thickness and the degree of doping of the control layer positioned below the delta doping layer. It is easy to control barrier lowing (DIBL) phenomenon.
본 발명에 따른 MOS 트랜지스터는 p-채널 MOS 소자에서 n형 게이트를 형성할 수 있으며, 소자의 문턱 전압을 쉽게 조정할 수 있다. 극소 소자의 p-채널 MOS 트랜지스터에서는 문턱 전압을 적절한 값으로 유지하기 위해 통상 p형 불순물을 게이트에 도핑하나, 이 경우에는 도핑된 불순물이 쉽게 게이트 산화막 쪽으로 이동할 수 있다. 그러나 n형 불순물의 확산 이동은 비교적 적게 일어나므로 소자의 열화를 줄일 수 있다.The MOS transistor according to the present invention can form an n-type gate in a p-channel MOS device, and can easily adjust the threshold voltage of the device. In a very small p-channel MOS transistor, a p-type impurity is usually doped into the gate to maintain the threshold voltage at an appropriate value, but in this case, the doped impurity can easily move toward the gate oxide film. However, the diffusion movement of the n-type impurity occurs relatively little, so that deterioration of the device can be reduced.
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