JPS6292327A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPS6292327A
JPS6292327A JP23122885A JP23122885A JPS6292327A JP S6292327 A JPS6292327 A JP S6292327A JP 23122885 A JP23122885 A JP 23122885A JP 23122885 A JP23122885 A JP 23122885A JP S6292327 A JPS6292327 A JP S6292327A
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JP
Japan
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film
aln
sin
mask
etched
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Pending
Application number
JP23122885A
Other languages
Japanese (ja)
Inventor
Shigeo Goshima
五島 滋雄
Yoshinori Imamura
今村 慶憲
Jiyunji Masuki
舛木 順二
Yoshihiko Isobe
良彦 磯部
Masaru Miyazaki
勝 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
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  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

PURPOSE:To prevent contamination on ion implantation and deterioration caused by a knock-on effect by implanting ions, penetrating an insulating film consisting of an AlN film, laminating a protective film composed of SiN onto the AlN film and thermally treating the whole. CONSTITUTION:An AlN film 14 is applied onto a GaAs substrate 1. Ions are implanted in order to form a source region 3 and a drain region 4, using a photo-resist 8 as a mask. A photo-resist mask 8' is removed completely, and an SiN film 14' is laminated. The whole is thermally treated in hydrogen. The SiN film 14' is etched through dry etching employing a fluorine group gas, using a photo-resist 8'' as a mask, and the AlN film 14 is etched in a wet type by H3PO4. Source-drain electrode materials 15, 15', 15'' are evaporated, and the SiN film 14' is etched through a dry etching method and the AlN film 14 through wet type etching respectively, employing the photo-resist 8'' as the mask. Accordingly, contamination on ion implantation and deterioration caused by a knock-on effect are prevented.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、m−v族化合物半導体に係り、特にG a 
A sを用いた大規模集積回路装置に好適な保護膜を有
する半導体装置及びその製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to m-v group compound semiconductors, and in particular to Ga
The present invention relates to a semiconductor device having a protective film suitable for large-scale integrated circuit devices using As, and a method for manufacturing the same.

〔発明の背景〕[Background of the invention]

G a A s化合物半導体を基板として用いた集積口
路では、基本構成素子として、ゲート部分に金属−半導
体接触のショットキー障壁を用いたMES−FETが使
用される。このFETは、第1図に断面図を示すように
、基板1にイオン注入によって形成されたn型チャネル
層2とn十型のソース領域3、ドレイン領域4及びそれ
ぞれの表面に形成されたゲート電極5、ソース電極6、
ドレイン電極7とから構成され、チャネル層2を通して
ソース電極6、ドレイン電極7間を流れる電流をゲート
電極5から加えた電界によって制御することで動作させ
るものである。
In an integrated circuit using a GaAs compound semiconductor as a substrate, a MES-FET using a Schottky barrier of metal-semiconductor contact in the gate portion is used as a basic component. As shown in the cross-sectional view of FIG. 1, this FET consists of an n-type channel layer 2 formed by ion implantation into a substrate 1, an n-type source region 3, a drain region 4, and gates formed on the surfaces of each. electrode 5, source electrode 6,
It is operated by controlling the current flowing between the source electrode 6 and the drain electrode 7 through the channel layer 2 by an electric field applied from the gate electrode 5.

従来、G a A g基板上にMES−FETのチャネ
ル層を形成する工程は第2図に示す如く、G a A 
s基板1上にチャネルを形成すべき所定の位置に開口部
を有するイオン注入マスク8を形成した後、高真空中で
所望のイオンを打ち込む工程と、イオン打ち込みマスク
8を除去した後、8102゜5isN+、AQxos 
又はAlNのいずれか、又はこれらを積層した保護膜9
を被着し、800〜900℃で熱処理してチャネル層2
を活性化する工程から成っている(ジャーナル・オブエ
レクトロケミカル囃ソサエティー: J、Electr
ocham、Soc+7月、 1984. pp167
4〜1678参照)。ここで保護膜9は高温熱処理によ
ってG a A s基板中のGaやAsが蒸発するのを
防ぐために被着しである。
Conventionally, the process of forming a channel layer of an MES-FET on a GaAg substrate is as shown in FIG.
After forming an ion implantation mask 8 having an opening at a predetermined position where a channel is to be formed on the substrate 1, a step of implanting desired ions in a high vacuum and removing the ion implantation mask 8 are performed. 5isN+, AQxos
or AlN, or a protective film 9 made of laminated layers thereof.
is deposited and heat-treated at 800 to 900°C to form channel layer 2.
(Journal of Electrochemical Society: J, Electr.
ocham, Soc+July, 1984. pp167
4-1678). Here, the protective film 9 is deposited to prevent Ga and As in the GaAs substrate from evaporating due to high-temperature heat treatment.

上記従来工程では、高真空中でイオン打ち込みする時、
チャネル層2の表面に真空排気装置から発生するオイル
ミストや真空槽内の残留ガスが吸着し、これがイオン打
ち込みと同時に不要不純物としてチャネル中に入り込み
活性化を妨げるという問題があった。従来の技術により
提案されている上記問題の解決方法は、第3図に示す如
く、G a A s表面をSiO2,5iaNt、An
zOg又はAflN薄膜からなる表面保!!l膜11を
被着し、この薄膜を貫通してイオン打ち込みを行なう事
により前記不要不純物の混入を防止する方法である(ア
プライド・フィジックス・レター: Appl、Phy
s。
In the conventional process mentioned above, when implanting ions in a high vacuum,
There is a problem in that oil mist generated from the vacuum evacuation device and residual gas in the vacuum chamber are adsorbed on the surface of the channel layer 2, and this enters the channel as unnecessary impurities at the same time as ion implantation and impedes activation. As shown in FIG. 3, the solution to the above problem proposed by the conventional technology is to cover the GaAs surface with SiO2, 5iaNt, An
Surface protection made of zOg or AflN thin film! ! This method prevents the unnecessary impurities from being mixed in by depositing a thin film 11 and implanting ions through this thin film (Applied Physics Letters: Appl, Phys.
s.

Lett、第31巻、第3号、 1977年8月、pp
158〜161参照)。この方法は、イオン打ち込み時
の前記表面汚染によるチャネル層への悪影響を防ぐ効果
は認められる。しかし、S i O2、S j、 a 
N 4 。
Lett, Volume 31, Issue 3, August 1977, pp
158-161). This method is recognized to be effective in preventing the adverse effects on the channel layer due to the surface contamination during ion implantation. However, S i O2, S j, a
N4.

kQxos保護膜では、イオン打ち込み時にノックオン
効果によって保i膜中のSiやO原子がチャネル層内に
入り、チャネル層の抵抗値や電子移動度を劣化させると
いう欠点がある。また、チャネル層の熱処理による活性
化の工程に於いて、5iOz*5iaNa、AQxos
を熱処理保護膜として用いると、これらの材料とG a
 A s基板との熱膨張係数が大きく異なるため、熱処
理時にG a A s基板にストレスが働いてイオン打
ち込みした原子が異常拡散し所望の厚さのチャネル層が
得にくい、あるいは、このストレスのため被着した膜が
剥離し、素子作成の歩留りが著しく悪くなるという欠点
がある。
The kQxos protective film has a drawback in that Si and O atoms in the i-retaining film enter the channel layer due to the knock-on effect during ion implantation, degrading the resistance value and electron mobility of the channel layer. In addition, in the activation process by heat treatment of the channel layer, 5iOz*5iaNa, AQxos
When used as a heat treatment protective film, these materials and Ga
Because the coefficient of thermal expansion is significantly different from that of the As substrate, stress is applied to the Ga As substrate during heat treatment, causing abnormal diffusion of the implanted atoms, making it difficult to obtain a channel layer with the desired thickness, or due to this stress. This method has the disadvantage that the deposited film peels off, resulting in a significantly lower yield of device fabrication.

AlN膜は、米国特許第11058413号明細書や文
献エレクトロニクス・レターズ: Electroni
csLetters 1984年、1月、第20巻、第
1号pp45−47にも示しであるように、熱膨張係数
がGaAs基板と比較的一致しており、ストレスによる
前述の如き欠点は少ない。又、AlNMは構成元素が■
族および■族であるため、これらの元素がイオン打ち込
み時に、Q a A s中にノックオンされてもチャネ
ル層の特性は劣化しない。ところで、GaAs基板上に
集積回路を構成する場合、上述した保護膜を除去したり
、その一部に開口部を設けるなどの加工技術が必須であ
る。AlN膜の加工は、熱リン酸などによる湿式エツチ
ング法又は塩素系ガス(CCiAt、 CHCQs、 
S i CQt、 B Casなど)によるドライエツ
チング法が用いられる。しかし1周知のように、湿式エ
ツチング法は1μm以下の微細加工が困難である。
The AlN film is described in US Pat. No. 1,105,8413 and the literature Electronics Letters: Electroni
As shown in csLetters, January 1984, Vol. 20, No. 1, pp. 45-47, the coefficient of thermal expansion is relatively the same as that of the GaAs substrate, and the above-mentioned defects due to stress are rare. In addition, the constituent elements of AlNM are ■
Since these elements belong to groups 1 and 2, the characteristics of the channel layer do not deteriorate even if these elements are knocked on during Q a As during ion implantation. By the way, when an integrated circuit is constructed on a GaAs substrate, processing techniques such as removing the above-mentioned protective film and providing an opening in a portion thereof are essential. The AlN film can be processed using a wet etching method using hot phosphoric acid, etc. or a chlorine-based gas (CCiAt, CHCQs,
A dry etching method based on S i CQt, B Cas, etc.) is used. However, as is well known, microfabrication of 1 μm or less is difficult with the wet etching method.

また、塩素系ガスによるドライエツチング法では、エツ
チングにおけるG a A s基板との選択性が得られ
ないことから、微細加工が必須であるG a A s大
規模集積回路素子の表面保護膜としてAlN膜を使用す
ることは極めて困難であるという欠点がある。
In addition, dry etching using chlorine gas does not provide etching selectivity with respect to GaAs substrates, so AlN is used as a surface protective film for GaAs large-scale integrated circuit elements that require microfabrication. The disadvantage is that membranes are extremely difficult to use.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、ApN薄膵上にSiN又は5insを
積層し、イオン打ち込み時の汚染やノックオン効果によ
る劣化を防止し、AlNの加工の容易なG a A s
半導体装置を提供することである。
The purpose of the present invention is to stack SiN or 5ins on ApN thin pancreas to prevent deterioration due to contamination and knock-on effect during ion implantation, and to easily process AlN.
An object of the present invention is to provide a semiconductor device.

〔発明の概要〕[Summary of the invention]

本発明では、G a A s MESF[!、Tのチャ
ネルは、AlN膜を表面保ffI膜とし、これを貫通し
てn形又はP形不純物をイオン打ち込みし、続いて前記
AlN膜に比してエツチング速度の異なるSiN又は5
iOz等の保護膜を積層し、これを保護膜として熱処理
を行い、イオン打ち込み層を活性化することを特徴とし
ている。AlN1層又は八ΩNの積層膜により熱処理を
行う場合、湿式エツチング(HJIPO4)により加工
を行うが、この方法では加工精度の制御は極めて困難で
ある。
In the present invention, G a As MESF [! , T channels are formed using an AlN film as a surface-retaining film, through which n-type or p-type impurities are ion-implanted, and then SiN or
The method is characterized in that a protective film such as iOz is laminated and a heat treatment is performed using this as a protective film to activate the ion implantation layer. When performing heat treatment on a single AlN layer or a laminated film of 8ΩN, processing is performed by wet etching (HJIPO4), but it is extremely difficult to control processing accuracy with this method.

しかし、第1層目のAflN層を1100n以下とし、
第2層目にSiN又はSj、Oxを形成し。
However, if the first AflN layer is set to 1100n or less,
SiN, Sj, and Ox are formed in the second layer.

2層目の膜をフッ素系のドライエツチングで加工し1層
目のAlNをHaPOaで湿式エツチングすることによ
り加工精度は制御が容易となる。
Processing accuracy can be easily controlled by processing the second layer film using fluorine-based dry etching and wet etching the first layer AlN using HaPOa.

第4図に示す如く、S iNと5iftはフッ素系ガス
で容易にエツチングされ、しかもAlNに対し十分な選
択性を有する。したがってAlN上に形成したSiN又
は5iOzは、ドライエツチングにより精度よく加工さ
れる。
As shown in FIG. 4, SiN and 5ift are easily etched with fluorine gas and have sufficient selectivity to AlN. Therefore, SiN or 5iOz formed on AlN can be processed with high precision by dry etching.

第5図には、Ha P O4による湿式エツチング特性
を示す。図から明らかなように、AlNは容易にエツチ
ングされるが、SiN及び5iftのエッチ速度はきわ
めて小さい。この性質を利用して、第2層目のドライエ
ツチングの後、第1層目の膜である1100n以下のA
lN薄膜をH8P Oaでエツチングすれば、第2層目
の形状を保ったままAlNを精度良く加工することが可
能である。
FIG. 5 shows wet etching characteristics using Ha PO4. As is clear from the figure, AlN is easily etched, but the etch rate of SiN and 5ift is extremely low. Taking advantage of this property, after dry etching the second layer,
By etching the 1N thin film with H8P Oa, it is possible to process AlN with high precision while maintaining the shape of the second layer.

[発明の実施例〕 以下1発明の実施例により説明する。[Embodiments of the invention] The following will explain one embodiment of the invention.

実施例では半導体基板としてG a A sを使用する
場合について説明するが、他のI n P 、 I n
GaAs。
In the examples, a case will be explained in which GaAs is used as the semiconductor substrate, but other I n P , I n
GaAs.

AQGaAs、InAQAs、InGaAsP等の■〜
■族化合物半導体においても実施可能である。
■~ of AQGaAs, InAQAs, InGaAsP, etc.
It is also possible to implement the method for group (Ⅰ) compound semiconductors.

実施例1 第6図(a)〜(i)に第1の実施例の製造手順を示す
。まず(a)において、G a A s基板1の清浄表
面に厚さ200人のAflN膜14を被着する。AlN
膜14は、スパッタ法、電子ビーム蒸着法9反応性分子
線エピタキシー法などによって作成される。
Example 1 The manufacturing procedure of the first example is shown in FIGS. 6(a) to 6(i). First, in (a), an AflN film 14 with a thickness of 200 layers is deposited on the clean surface of the GaAs substrate 1. AlN
The film 14 is formed by sputtering, electron beam evaporation, reactive molecular beam epitaxy, or the like.

次に(b)に移り、AlN膜14の上にソース及びドレ
イン領域に開口部を有するホトレジスト8を被着し、こ
れをマスクとしてソース領域3、及びドレイン領域4を
形成するためのイオン打ち込みを行う。イオン打ち込み
のエネルギーはAlN膜の厚さが200人の場合には、
100KeV程度が最適である。またイオン打ち込み濃
度は、Si+イオン打ち込みの場合、2X1018個/
dとする。
Next, moving to (b), a photoresist 8 having openings in the source and drain regions is deposited on the AlN film 14, and using this as a mask, ion implantation is performed to form the source region 3 and the drain region 4. conduct. If the thickness of the AlN film is 200, the energy for ion implantation is:
Approximately 100 KeV is optimal. In addition, the ion implantation concentration is 2×1018 ions/in the case of Si + ion implantation.
Let it be d.

次に(c)に移り、まずホトレジスト8を完全に除去し
た後新たにチャネル領域2のみに開口部を有するホトレ
ジスト8′を形成し、次にこれをマスクとしてチャネル
形成用のSi+イオンを打み込む。打み込みエネルギー
はAlN膜の厚さが200人の場合50 K e V程
度が最適である、また打ち込み濃度は、デプレション型
FETでは4XIO”個/a1、エンハンスメント型F
ETでは2X1012個/dとする。
Next, moving to (c), first, after completely removing the photoresist 8, a new photoresist 8' having an opening only in the channel region 2 is formed, and then using this as a mask, Si + ions for forming a channel are implanted. It's crowded. The optimal implantation energy is about 50 K e V when the thickness of the AlN film is 200, and the implantation concentration is 4XIO"/a1 for depletion type FET and 4XIO"/a1 for enhancement type FET.
In ET, it is 2×1012 pieces/d.

次に(d)に移る。まず(C)で形成したホトレジスト
マスク8′を完全に除去した後、厚さ1000人のSi
N膜を積層する。SiN膜は、焼結した5isN番ター
ゲットを用いたアルゴンと窒素の混合ガス雰囲気でのス
パッタ法、シラン(SiHi)と窒素又はアンモニア(
NH3)のプラズマ励起化学反応(プラズマCVD) 
、ジクロルシラン(S 1Hzc Q z)又はシラン
(SiHt)とN Hsを原料とした熱分解気相化学成
長法(CVD法)などによって作成される。
Next, move on to (d). First, after completely removing the photoresist mask 8' formed in (C),
Stack the N film. The SiN film is produced using a sputtering method using a sintered 5isN target in a mixed gas atmosphere of argon and nitrogen, or by sputtering with silane (SiHi) and nitrogen or ammonia (
NH3) plasma-enhanced chemical reaction (plasma CVD)
, dichlorosilane (S 1 Hzc Q z) or silane (SiHt) and N 2 Hs are used as raw materials for pyrolysis vapor phase chemical growth (CVD).

次にこれらのSiN膜、AlN膜を表面保護膜として水
素中で800℃、20分間熱処理を行い、ソース・ドレ
イン及びチャネル領域を活性化する。
Next, using these SiN films and AlN films as surface protective films, heat treatment is performed in hydrogen at 800° C. for 20 minutes to activate the source/drain and channel regions.

次に(e)に移る。ここでは、ホトレジスト工程により
ソース・ドレイン領域上の電極形成部に開口部を有する
ホトレジスト8′を形成しこれをマスクとしてフッ素系
ガス(CF4 、NFs 、CHF3など)を用いたド
ライエツチングによりSiN膜14′をエツチングし、
さらにH4F 04 (70℃)でAlN膜を14を湿
式エツチングする。この時SiN膜14′はILRPO
tによってほとんどエツチングされないため開口部の加
工精度は極めて良好に制御できる。
Next, move on to (e). Here, a photoresist 8' having an opening in the electrode formation area on the source/drain region is formed by a photoresist process, and using this as a mask, the SiN film 14 is etched by dry etching using a fluorine gas (CF4, NFs, CHF3, etc.). ’ etched,
Further, the AlN film 14 is wet-etched using H4F04 (70°C). At this time, the SiN film 14' is ILRPO
Since etching is hardly caused by the etching process, the machining accuracy of the opening can be controlled extremely well.

次に(f)に移る。ここでは、ソース・ドレイン電極材
15.15’ 、15’たとえばA u G e /N
 i / A uを蒸着し、ホトレジスト81を選択的
にエツチング除去するりフトオフ法によって不要な電極
材15′を除去すると、所定の位置にソース電極15、
ドレイン電極16が形成できて(g)に示す構造となる
Next, move to (f). Here, source/drain electrode materials 15, 15', 15', for example, A u G e /N
When unnecessary electrode material 15' is removed by selectively etching the photoresist 81 or removing it by a lift-off method, the source electrode 15,
The drain electrode 16 is formed, resulting in the structure shown in (g).

次に(h)に示す如く、ホトレジスト工程によりチャネ
ル領域上のゲート電極形成部に開口部を有するホトレジ
スト8′を形成したのち、これをマスクとして、前記ド
ライエツチング法によりSiN膜14′を、湿式エツチ
ングによりAflN膜14′をそれぞれエツチングする
。このあと、全面にゲート電極材16.16’たとえば
T i /P t / A uを蒸着し、ホトレジスト
8′を使って不要なゲート電極部16′を除去すると(
i)に示す如く半導体−金属ショットキー接合を用いた
FETが完成する。
Next, as shown in (h), after forming a photoresist 8' having an opening in the gate electrode formation area above the channel region by a photoresist process, using this as a mask, the SiN film 14' is wet etched by the dry etching method. The AflN film 14' is etched by etching. After that, gate electrode material 16, 16', for example, Ti / P t / Au is deposited on the entire surface, and unnecessary gate electrode part 16' is removed using photoresist 8'.
As shown in i), an FET using a semiconductor-metal Schottky junction is completed.

本実施例によれば、SjN膜はAflN膜に対して選択
的にドライエツチングが可能であり、さらにAlN膜は
、SiNと0sAsに対して選択的に湿式エツチングす
ることが可能であるため第6図(i)に示す如く、ザブ
ミクロンのゲート長を有するFETが作製可能となる。
According to this example, the SjN film can be dry-etched selectively with respect to the AflN film, and the AlN film can be wet-etched selectively with respect to SiN and 0sAs. As shown in Figure (i), an FET having a gate length of a submicron can be manufactured.

〔発明の効果〕〔Effect of the invention〕

本発明番こよれば、半導体デバイス製造工程の初期工程
において、貫通イオン打ち込み保護膜あるいは熱処理保
護膜として使用する第1層目がAΩNΩN膜層2層目i
N又はS j、 02膜からなる絶縁膜で覆うため次の
ような効果がある。
According to the present invention, in the initial step of the semiconductor device manufacturing process, the first layer used as a penetrating ion implantation protective film or a heat treatment protective film is the second AΩNΩN film layer i.
Covering with an insulating film made of N or S j,02 film has the following effects.

第2層目のSiN又は5iOzは、ドライエツチングに
よりAflN膜と選択的にエツチングでき、さらに1層
目のAlN膜は5iOz又はSiN及びG s A s
と選択的にHaPO4によりエツチングできる。この性
質から第1層目のAflN膜を1100n以下とし、2
層目にSiN又は5iOzを形成すれば、十分な表面保
護膜となり、1−μm以下の微細加工が可能となる。
The second layer of SiN or 5iOz can be selectively etched with the AflN film by dry etching, and the first layer of AlN film can be etched with 5iOz or SiN and G s A s
It can be etched selectively with HaPO4. Due to this property, the first layer AflN film is set to 1100n or less, and 2
If SiN or 5iOz is formed in the layer, it becomes a sufficient surface protection film, and microfabrication of 1-μm or less becomes possible.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は金属−半導体のショットキー接合を用いたFE
Tの断面構造図、第2図、第3図は従来技術によるFE
Tチャネル層形成時の問題説明用の断面図、第4図は、
各種絶、s′膜のドライエツチングレートを示す図、第
5図は同じ()TsPOtによる湿式エツチングレート
を示す図、第6図は発明の一実施例を説明する工程断面
図である。 1・・・半絶縁性G a A s基板、2・・・チャネ
ル層、3−・・ソース領域、4・・・ドレイン領域、5
,16・・・ゲート電極、6,15・・・ソース電極、
7.15’・・・ドレイン電極、8・・・イオン打ち込
み用マスク、9・・・熱処理用保護膜、11・・・保護
膜、14・・・AlN膜、14′・・・SiN膜、17
・・・5iNlljliのドライエツチング速度、18
・・・SiO2のドライエツチング速度、19・・・G
 a A sのドライエツチング速度、20・・・八〇
Nのドライエツチング速度、21・・・AlNの湿式エ
ツチング速度、22・・・SiNの湿式エツチング速度
、23・・・5insの湿式エツチング速度6
Figure 1 shows an FE using a metal-semiconductor Schottky junction.
The cross-sectional structure diagram of T, Figures 2 and 3 are FE according to the conventional technology.
FIG. 4 is a cross-sectional view for explaining problems when forming a T-channel layer.
FIG. 5 is a diagram showing the dry etching rate of the s' film for various types of insulation, FIG. 5 is a diagram showing the wet etching rate using the same ()TsPOt, and FIG. 6 is a process sectional view for explaining one embodiment of the invention. DESCRIPTION OF SYMBOLS 1... Semi-insulating GaAs substrate, 2... Channel layer, 3-... Source region, 4... Drain region, 5
, 16...gate electrode, 6,15...source electrode,
7.15'... Drain electrode, 8... Mask for ion implantation, 9... Protective film for heat treatment, 11... Protective film, 14... AlN film, 14'... SiN film, 17
...Dry etching speed of 5iNlljli, 18
...SiO2 dry etching speed, 19...G
a Dry etching speed of A s, 20... Dry etching speed of 80 N, 21... Wet etching speed of AlN, 22... Wet etching speed of SiN, 23... Wet etching speed of 5 ins 6

Claims (1)

【特許請求の範囲】 1、化合物半導体装置において、イオン注入した半導体
表面をAlN及びSiN又はSiO_2の2層からなる
絶縁膜で被覆して熱処理する工程を含む方法で作成され
、かつ電極形成部以外の前記半導体表面が前記絶縁膜で
被覆されていることを特徴とする半導体装置。 2、半導体表面側第1層がAlN膜からなる絶縁膜を貫
通してイオン注入し、第2層にSiN、SiO_2等の
絶縁膜を被覆し熱処理・加工工程を含むことを特徴とす
る半導体装置の製造方法。
[Scope of Claims] 1. A compound semiconductor device manufactured by a method including a step of covering the ion-implanted semiconductor surface with an insulating film consisting of two layers of AlN and SiN or SiO_2 and heat-treating it, and which includes a process other than the electrode forming part. A semiconductor device, wherein the semiconductor surface is covered with the insulating film. 2. A semiconductor device characterized in that the first layer on the semiconductor surface side is ion-implanted through an insulating film made of an AlN film, the second layer is covered with an insulating film of SiN, SiO_2, etc., and a heat treatment/processing process is included. manufacturing method.
JP23122885A 1985-10-18 1985-10-18 Semiconductor device and manufacture thereof Pending JPS6292327A (en)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111385U (en) * 1991-03-19 1992-09-28 秀工電子株式会社 medal rental machine
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