JPS60205630A - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
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- JPS60205630A JPS60205630A JP6066584A JP6066584A JPS60205630A JP S60205630 A JPS60205630 A JP S60205630A JP 6066584 A JP6066584 A JP 6066584A JP 6066584 A JP6066584 A JP 6066584A JP S60205630 A JPS60205630 A JP S60205630A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の利用分野）
本発明は、プリンタ制御装置に関し、特に、プリンタ処
理の高速化および高機能化を実現したプリンタ制御装置
に関するものである＠ （発明の背景） 従来のマイクロプロセッサを内蔵したプリンタ制御装置
においては、例えばドツト・データの編集等の処理のた
め忙、マイクロプロセッサの能力がオーバーした場合、
プルグラムを介さずに、ハードウェアでメモリと工１０
間のデータの授受を行うＤ Ｍ Ａ （Ｄｉｒ＠ｏｔ
Ｍ＠ｍｏｒｙ Ａｏｏｅｇｓ＋ ） ｓントｐ−ラ回路
を追加することにより、処理能力の向上を図っている。
理の高速化および高機能化を実現したプリンタ制御装置
に関するものである＠ （発明の背景） 従来のマイクロプロセッサを内蔵したプリンタ制御装置
においては、例えばドツト・データの編集等の処理のた
め忙、マイクロプロセッサの能力がオーバーした場合、
プルグラムを介さずに、ハードウェアでメモリと工１０
間のデータの授受を行うＤ Ｍ Ａ （Ｄｉｒ＠ｏｔ
Ｍ＠ｍｏｒｙ Ａｏｏｅｇｓ＋ ） ｓントｐ−ラ回路
を追加することにより、処理能力の向上を図っている。
しかし、演算機能を持たないＤＭＡコント四−ラ回路の
追加だけでは、例えば、ドツトイメージの受信データを
、２４ワイヤ千鳥状に配列されたドツトピンを゛もつ漢
字用印字ヘッドにそのまま送出できないため、上記漢字
用のドツト・データ＜Ｓ集する必要があり、当然この編
集処理はマイクＶ・プルセッサが受け持つことＫなり、
処理能力の向上には制限が生じてくる。
追加だけでは、例えば、ドツトイメージの受信データを
、２４ワイヤ千鳥状に配列されたドツトピンを゛もつ漢
字用印字ヘッドにそのまま送出できないため、上記漢字
用のドツト・データ＜Ｓ集する必要があり、当然この編
集処理はマイクＶ・プルセッサが受け持つことＫなり、
処理能力の向上には制限が生じてくる。
本発明の目的は、このような従来の問題を改善し、処理
能力がオーバーすることなく、かつ既存のプルグラムを
変更せずに、プリンタ処理の高速化および高機能化を図
れるプリンタ制御装置を提供することにある。
能力がオーバーすることなく、かつ既存のプルグラムを
変更せずに、プリンタ処理の高速化および高機能化を図
れるプリンタ制御装置を提供することにある。
上記目的を達成するため、本発明のプリンタ制御装置は
、Ｄ Ｍ Ａ （１）ｉｒｅａｔ Ｍ＠１１０ｒ７ Ａ
ＯＯ６！ＩＩＩ ）制御回路を有し、かつ第１のマイク
ロプロセッサを内蔵する制御手段により制御されるプリ
ンタ制御装置において、上記ＤＭＡ制２Ｊ１１回路のか
わりに、データ編集、データ転送等を行う第２のマイク
ロプロセッサを内蔵する副制御手段を設け、上記第１と
第２のマイクロプロセッサの両方からアクセスされるバ
ッファ・メモリを介して上記制御手段と副制御手段とを
結合し、両者でプリンタ装置の制御を分担することに特
徴がある。
、Ｄ Ｍ Ａ （１）ｉｒｅａｔ Ｍ＠１１０ｒ７ Ａ
ＯＯ６！ＩＩＩ ）制御回路を有し、かつ第１のマイク
ロプロセッサを内蔵する制御手段により制御されるプリ
ンタ制御装置において、上記ＤＭＡ制２Ｊ１１回路のか
わりに、データ編集、データ転送等を行う第２のマイク
ロプロセッサを内蔵する副制御手段を設け、上記第１と
第２のマイクロプロセッサの両方からアクセスされるバ
ッファ・メモリを介して上記制御手段と副制御手段とを
結合し、両者でプリンタ装置の制御を分担することに特
徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明の一実施例を示すドツト・プリンタ制
御装置のプ四ツク構成図である。
御装置のプ四ツク構成図である。
第１図において、ｌはマイクｐ・プロセッサ（メイン）
（以下、メイン・プロセッサと呼ぶ）、２はプログラム
・メモリ（メイン）、３はデータメモリ（メイン）、養
、５は的ボート（２）、（２）、６はタイマー、γは１
１０ボー）（Ｑ、８はマイク四・プロセッサ（サブ）（
以下、サブ・プロセッサと呼ぶ）、９はプログラム・メ
モリ （サブ）、工０はデータメモリ （サブ）、１１
はバッファ・メモリ、上２はバス・ドライバ、１３はホ
ールド・シーケンス回路、２ｏは印字ヘラ）”、２１は
フィード・モータ、２２はスペース・モータ％ ２３１
２４はセンサ・スイッチ類、２５は操作パネル、２６は
上位装置である。
（以下、メイン・プロセッサと呼ぶ）、２はプログラム
・メモリ（メイン）、３はデータメモリ（メイン）、養
、５は的ボート（２）、（２）、６はタイマー、γは１
１０ボー）（Ｑ、８はマイク四・プロセッサ（サブ）（
以下、サブ・プロセッサと呼ぶ）、９はプログラム・メ
モリ （サブ）、工０はデータメモリ （サブ）、１１
はバッファ・メモリ、上２はバス・ドライバ、１３はホ
ールド・シーケンス回路、２ｏは印字ヘラ）”、２１は
フィード・モータ、２２はスペース・モータ％ ２３１
２４はセンサ・スイッチ類、２５は操作パネル、２６は
上位装置である。
メイン・プロセッサ１釦は、バス・ラインを介して、処
理プログラムを格納するプログラム・メモリ（メイン）
２、各租データを格納するデータ・メモリ （メイン）
３、スペース・モータ２２（７）［データ出力と、操作
バネ／Ｉ／２δの表示灯点滅データの出力と、位置検出
用センサ・スイッチ類２３゜２４０状態の入力を行う１
ルポート（Ａ）４、操作パネル２５からのデータと上位
装置２６からのデータの受信と、上位袋［２６へのデー
タの送信を行う１ルボート■δ、処理タイミングを生成
するタイマー６が接続され、これらにより主制御部１０
０を構成する。
理プログラムを格納するプログラム・メモリ（メイン）
２、各租データを格納するデータ・メモリ （メイン）
３、スペース・モータ２２（７）［データ出力と、操作
バネ／Ｉ／２δの表示灯点滅データの出力と、位置検出
用センサ・スイッチ類２３゜２４０状態の入力を行う１
ルポート（Ａ）４、操作パネル２５からのデータと上位
装置２６からのデータの受信と、上位袋［２６へのデー
タの送信を行う１ルボート■δ、処理タイミングを生成
するタイマー６が接続され、これらにより主制御部１０
０を構成する。
一方、サブ・プロセッサ８には、前記同様、バス・ライ
ンを介して、処理プログラムを格納するプログラム・メ
モリ （サブ）９、各種データを格納するデータ・メモ
リ （サブ）１０．２４ワイヤ千鳥状に配列されたドツ
ト・ピンで一構成する印字ヘッド２０へのドツト・デー
タ出力および用紙改行用フィード・モータ２１の制御信
号の出力を行う１ルボート０７ば接続され、副制御部２
００を構成する。上記主制御部１００と副側ａ部２００
を有機的に接続するための結合部３００は、バッファ・
メモリ１１、バス・ドライバ１２およびホールド・シー
ケンス回路１３で構成されている。
ンを介して、処理プログラムを格納するプログラム・メ
モリ （サブ）９、各種データを格納するデータ・メモ
リ （サブ）１０．２４ワイヤ千鳥状に配列されたドツ
ト・ピンで一構成する印字ヘッド２０へのドツト・デー
タ出力および用紙改行用フィード・モータ２１の制御信
号の出力を行う１ルボート０７ば接続され、副制御部２
００を構成する。上記主制御部１００と副側ａ部２００
を有機的に接続するための結合部３００は、バッファ・
メモリ１１、バス・ドライバ１２およびホールド・シー
ケンス回路１３で構成されている。
従来のＤＭ人方式では、演算機能を持たないため、デー
タ４Ｉｉｉ集はすべて主制御部のマイクロプロセッサで
行う必要があったのに対して、第１図のドツト・プリン
タ制御装置で、は、データ編集とデータ転送を同時に実
行できる演算機能を備えた副制御部２００を、ＤＭＡ制
御部のかわりに有しているので、従来の方式に比べ約１
．５倍以上の処理能力を発揮する。主制御部１００と副
制御部２００を結合させるため、面制御部１００．２０
０の各マイクロプロセッサからアクセスできるバッファ
・メモリ１１を設け、これを介して結合する。
タ４Ｉｉｉ集はすべて主制御部のマイクロプロセッサで
行う必要があったのに対して、第１図のドツト・プリン
タ制御装置で、は、データ編集とデータ転送を同時に実
行できる演算機能を備えた副制御部２００を、ＤＭＡ制
御部のかわりに有しているので、従来の方式に比べ約１
．５倍以上の処理能力を発揮する。主制御部１００と副
制御部２００を結合させるため、面制御部１００．２０
０の各マイクロプロセッサからアクセスできるバッファ
・メモリ１１を設け、これを介して結合する。
第２図は、第１図の２個のプロセッサが結合される部分
のハードウェア構成図である。
のハードウェア構成図である。
第２図において、メイン・プロセッサ１の人ＤＯ〜７端
子からのデータ・バス（Ｍ−ＢＵＳ ）１４−ＩＫは、
バス・ドライバ１２０ＡＯ〜７端子とのボート（Ａ）４
のＤＢＯ〜７端子が接続される。なお、本実施例でのバ
ッファ・メモリ１１は、１１０ボート囚養内蔵のＲＡＭ
を使用している。一方、サブ・プロセッサ８のＤＢＯ〜
７端子からのデータ・バス（Ｓ−ＢＵＳ）１４−２には
、バス・ドライノ＜１２のＢＯ〜７端子が接続される。
子からのデータ・バス（Ｍ−ＢＵＳ ）１４−ＩＫは、
バス・ドライバ１２０ＡＯ〜７端子とのボート（Ａ）４
のＤＢＯ〜７端子が接続される。なお、本実施例でのバ
ッファ・メモリ１１は、１１０ボート囚養内蔵のＲＡＭ
を使用している。一方、サブ・プロセッサ８のＤＢＯ〜
７端子からのデータ・バス（Ｓ−ＢＵＳ）１４−２には
、バス・ドライノ＜１２のＢＯ〜７端子が接続される。
従って、メイン側のデータ・バス（Ｍ−ＢＵＳ）１４−
１とサブ側のデータバス（Ｓ−ＢＵＳ）１４−２は、バ
ス・ドライバ１２を介して接続することＫなる。
１とサブ側のデータバス（Ｓ−ＢＵＳ）１４−２は、バ
ス・ドライバ１２を介して接続することＫなる。
ホールド・シーケンス回路１３は、ホールト・リクエス
ト・７リツブ・７１２ツブ（以下、ＨＲＱＦ／１’と呼
ぶ）１３−１、ホールド・アクノリッジ・７リツプ・７
０ツブ（以下、ＨＬＤＡＦ／Ｆと呼ぶ）１３−２、マル
チ・プレクサ１３−３およびインバータ１３−４で構成
され、各ＬＳＩ素子に対して、次のとおり接続する。
ト・７リツブ・７１２ツブ（以下、ＨＲＱＦ／１’と呼
ぶ）１３−１、ホールド・アクノリッジ・７リツプ・７
０ツブ（以下、ＨＬＤＡＦ／Ｆと呼ぶ）１３−２、マル
チ・プレクサ１３−３およびインバータ１３−４で構成
され、各ＬＳＩ素子に対して、次のとおり接続する。
信号線１４−３で、メイン・プロセッサ１のＣ０ＮＴｉ
子とマルチ・プレクサ１３−３のＸ１端子間、信号線１
４−４でサブ・プロセッサ８のＣ０ＮＴｍ子とマルチ・
プレクサ１３−３のＸ２端子間、信号線１４−５．１４
−６で、ＨＲＱ Ｆ／１’１３−１のＳ、Ｑ端子とサブ
・プロセッサ８のＰＲＯＧ、メイン・プｐセツア１のＨ
ＯＬＤ端子間、信号線１４−７で、メインパブｐ七ツサ
１のＨＬＤＡ端子とＨＬＤＡ Ｆ／Ｆ １３−２のＤ端
子間、信号ｆｆｌＡ１４−８で、マルチ・プレクサ１３
−３のＹ端子とＨＲＱ Ｆ／Ｆ １３−１０Ｔ端子とバ
ス・ドライバ１２のＤｉ’Ｒ端子間、信号ＷＡ１４−９
で、ＨＩ、ＤＡ Ｆ／Ｆ １３−２のＱ端子とマルチ・
プレクサ１３−３の８１Ｌ端子とバス・ドライバ１２の
で１端子間、信号線１４−１０でマルチ・プレクサ１３
−３のＹ端子と的ポート（２）昼のＣ０ＮＴ端子間、信
号機１４−１１で、メイン・プロセッサ１のＣＬＫ端子
とインバータ１３−４の入力端子間、信号線１４−１２
でインバータ１３−４の出力端子とＨＬＤＡ Ｆ／Ｆ
１３−２０Ｔ端子間および信号線１４−１３．１４．−
１４．１４−１５．１４−１６で、的ボート（４）養の
ＰＯ２，ＰＯ２，ＰＨ１，ＰＢ７端子とサブ・プ０−ｔ
＝ツｔａノ’ｒｏ、 Ｔ １ ＋ Ｐ２ｅＬＰ２７端子
間をそれぞれ接続するとともに、ＨＲＱＦ／Ｆ１３−１
のＤ端子をシグナルグランドに接続する。
子とマルチ・プレクサ１３−３のＸ１端子間、信号線１
４−４でサブ・プロセッサ８のＣ０ＮＴｍ子とマルチ・
プレクサ１３−３のＸ２端子間、信号線１４−５．１４
−６で、ＨＲＱ Ｆ／１’１３−１のＳ、Ｑ端子とサブ
・プロセッサ８のＰＲＯＧ、メイン・プｐセツア１のＨ
ＯＬＤ端子間、信号線１４−７で、メインパブｐ七ツサ
１のＨＬＤＡ端子とＨＬＤＡ Ｆ／Ｆ １３−２のＤ端
子間、信号ｆｆｌＡ１４−８で、マルチ・プレクサ１３
−３のＹ端子とＨＲＱ Ｆ／Ｆ １３−１０Ｔ端子とバ
ス・ドライバ１２のＤｉ’Ｒ端子間、信号ＷＡ１４−９
で、ＨＩ、ＤＡ Ｆ／Ｆ １３−２のＱ端子とマルチ・
プレクサ１３−３の８１Ｌ端子とバス・ドライバ１２の
で１端子間、信号線１４−１０でマルチ・プレクサ１３
−３のＹ端子と的ポート（２）昼のＣ０ＮＴ端子間、信
号機１４−１１で、メイン・プロセッサ１のＣＬＫ端子
とインバータ１３−４の入力端子間、信号線１４−１２
でインバータ１３−４の出力端子とＨＬＤＡ Ｆ／Ｆ
１３−２０Ｔ端子間および信号線１４−１３．１４．−
１４．１４−１５．１４−１６で、的ボート（４）養の
ＰＯ２，ＰＯ２，ＰＨ１，ＰＢ７端子とサブ・プ０−ｔ
＝ツｔａノ’ｒｏ、 Ｔ １ ＋ Ｐ２ｅＬＰ２７端子
間をそれぞれ接続するとともに、ＨＲＱＦ／Ｆ１３−１
のＤ端子をシグナルグランドに接続する。
メインおよびサブ・プロセッサ１，８のＣ０ＮＴ端子か
らの信号＄ １４．−３．１４−４は、チップセレクト
信号（Ｍ−Ｃ’Ｓ、Ｓ−０８）、アドレス・ラッチ・イ
ネーブル信号（Ｍ−ＡＬＥ、５−ＡＬＥ）、リード信号
（Ｍ−ＲＤ、５−ＲＤ）、１０／Ｍ信号（Ｍ−ｔＯ／Ｍ
、 ８−１０／Ｍ）の４信号から成る。
らの信号＄ １４．−３．１４−４は、チップセレクト
信号（Ｍ−Ｃ’Ｓ、Ｓ−０８）、アドレス・ラッチ・イ
ネーブル信号（Ｍ−ＡＬＥ、５−ＡＬＥ）、リード信号
（Ｍ−ＲＤ、５−ＲＤ）、１０／Ｍ信号（Ｍ−ｔＯ／Ｍ
、 ８−１０／Ｍ）の４信号から成る。
従って、信号Ｉｉ％ １４−１０も上記会信号の構成と
なり、そのうちのリード信号（ＲＤ）が信号線１４−８
として、ＨＲＱＦ／Ｆ１箒−１のＴ端子とバス・ドライ
バ１２のＤｉＲ端子へ接続されている。
なり、そのうちのリード信号（ＲＤ）が信号線１４−８
として、ＨＲＱＦ／Ｆ１箒−１のＴ端子とバス・ドライ
バ１２のＤｉＲ端子へ接続されている。
第３図は、第２図の構成における動作タイム・チャート
である。
である。
第３図において、上からの７本は、サブ・プロセッサ８
の入・出力信号で、上から順に基本クロック、５−ＡＬ
Ｅ、５−ＲＤ、ＰＲＯＧ （ＰＲＯＧ端子）出力） 、
５−Ｃ８，，５−４０／ＭＳＳ−ＢＵＳ （ＤＢＯ〜７
端子）の動作であり、次の９本は、メイン・プロセッサ
１０入・出力信号で、上ｔｒ’ ラ１１１ Ｋ ａ 本
クロック、ＨＲＱ Ｆ／Ｆ −Ｑ （ＨＯＬＤ端子の入
力）、ＨＬＤＡ、ＨＬＤＡ Ｆ／Ｆ−Ｑ（ＨＬＤＡ Ｆ
／Ｆ１３−２（７）Ｑ端子ノａｓ力）、Ｍ−ＢＵＳ （
ＡＤＯ〜７遍子）、Ｍ−ＡＬＥ 、Ｍ−ＲＪ） １ Ｍ
−Ｃ８Ｓ Ｍ−１０／？ｄ’）動作であり、蜆に次の４
本は、マルチ・プレクサ１３−３のＹ端子の出ブハつま
り的ボート（υ養の制御用信号で、上から順にＡＬＥ、
πＤ、可、１０／Ｍの動作である。
の入・出力信号で、上から順に基本クロック、５−ＡＬ
Ｅ、５−ＲＤ、ＰＲＯＧ （ＰＲＯＧ端子）出力） 、
５−Ｃ８，，５−４０／ＭＳＳ−ＢＵＳ （ＤＢＯ〜７
端子）の動作であり、次の９本は、メイン・プロセッサ
１０入・出力信号で、上ｔｒ’ ラ１１１ Ｋ ａ 本
クロック、ＨＲＱ Ｆ／Ｆ −Ｑ （ＨＯＬＤ端子の入
力）、ＨＬＤＡ、ＨＬＤＡ Ｆ／Ｆ−Ｑ（ＨＬＤＡ Ｆ
／Ｆ１３−２（７）Ｑ端子ノａｓ力）、Ｍ−ＢＵＳ （
ＡＤＯ〜７遍子）、Ｍ−ＡＬＥ 、Ｍ−ＲＪ） １ Ｍ
−Ｃ８Ｓ Ｍ−１０／？ｄ’）動作であり、蜆に次の４
本は、マルチ・プレクサ１３−３のＹ端子の出ブハつま
り的ボート（υ養の制御用信号で、上から順にＡＬＥ、
πＤ、可、１０／Ｍの動作である。
今、ＨＬＤＡ Ｆ／Ｆ １３−２のＱ端子が”ＬＯＷ”
の状態、つまりバス・ドライバ１２のＡＯ〜７端子（Ｍ
−ＢＵＳ）とＢＯ〜７端子（Ｓ−ＢＵＳ）が切９１１ｍ
サレ、ｔｌｏ ホー ） （Ａ） ４ （７） ＣＯＮ
Ｔ端子忙はメイン・プ四七’７ ｔ １ （７） Ｍ
−Ａ、ＬＥｓ Ｍ−ＲＤ ＳＭ”Ｃ８％Ｍ−１０／１ｌ
ｉｌ信号が接続されて、バッファ・メモリ１１がアクセ
スされている状態を、サブ・プロセッサ８によるアクセ
スへと切替える場合の動作について説明する。
の状態、つまりバス・ドライバ１２のＡＯ〜７端子（Ｍ
−ＢＵＳ）とＢＯ〜７端子（Ｓ−ＢＵＳ）が切９１１ｍ
サレ、ｔｌｏ ホー ） （Ａ） ４ （７） ＣＯＮ
Ｔ端子忙はメイン・プ四七’７ ｔ １ （７） Ｍ
−Ａ、ＬＥｓ Ｍ−ＲＤ ＳＭ”Ｃ８％Ｍ−１０／１ｌ
ｉｌ信号が接続されて、バッファ・メモリ１１がアクセ
スされている状態を、サブ・プロセッサ８によるアクセ
スへと切替える場合の動作について説明する。
サブ・プロセッサ８は、ＰＲＯ／’Ｊ端子に状態“ｒ、
ｏｗ” を出力し、１（ＲＱ Ｆ／Ｆ １３−１のＱ端
子を状態“）（ｉｇｈ” にする。メイン・プロセッサ
１は、ＨＯＬＤ端子（１’） ” ）（ｉｇｈ ”を受
けて、Ｍ−ＢＵｓを７０−ティング状態とし、ＨＬＤＡ
端子と接続しているＨＬＤＡ Ｆ／Ｆ １３−２のＤ！
＃子を状態“’Ｊ（ｉｇｈ”。
ｏｗ” を出力し、１（ＲＱ Ｆ／Ｆ １３−１のＱ端
子を状態“）（ｉｇｈ” にする。メイン・プロセッサ
１は、ＨＯＬＤ端子（１’） ” ）（ｉｇｈ ”を受
けて、Ｍ−ＢＵｓを７０−ティング状態とし、ＨＬＤＡ
端子と接続しているＨＬＤＡ Ｆ／Ｆ １３−２のＤ！
＃子を状態“’Ｊ（ｉｇｈ”。
とし、その後ホールド状態とする。メイン・プロセッサ
１の基本クロックの立下りを受けたＨＬＤＡＦ／Ｆ１３
−２が、Ｑ端子に状態“Ｈｌｇｈ” を出方することに
よって、バス・ドライバー１２のＡＯ〜７端子（Ｍ−Ｄ
ＵＳ）とＢｏ〜７端子（Ｓ−ＢＵＳ）が接続され、ＶＯ
ポー） （Ａ） ４１７） ＣＯＮ Ｔ 端子＜ ハ、
マルチ・プレクサ１３−３を通して、サブ・プａ七ｙ＋
８の５−ＡＬＥ、５−ＲＤＳＳ−Ｃ８１Ｂ−１０Ａｌ゛
信号が接続される。
１の基本クロックの立下りを受けたＨＬＤＡＦ／Ｆ１３
−２が、Ｑ端子に状態“Ｈｌｇｈ” を出方することに
よって、バス・ドライバー１２のＡＯ〜７端子（Ｍ−Ｄ
ＵＳ）とＢｏ〜７端子（Ｓ−ＢＵＳ）が接続され、ＶＯ
ポー） （Ａ） ４１７） ＣＯＮ Ｔ 端子＜ ハ、
マルチ・プレクサ１３−３を通して、サブ・プａ七ｙ＋
８の５−ＡＬＥ、５−ＲＤＳＳ−Ｃ８１Ｂ−１０Ａｌ゛
信号が接続される。
この時点から、サブ・プルセッサ８は、バッファ・メモ
リ１１をアクセス１゛る処理動作を実行する。５−ＲＤ
およびＨＤ、５−Ｃ８および凸そして８−１０ ／ Ｍ
おヨヒ１０／Ｍを状態”ＬＯＷ”Ｉｃ Ｌ／ タフ ク
セス動作、その終Ｔ１すなわち５−ＨＤおよび面の立上
りによ゛りて、ＨＲＱ Ｆ／Ｆ １３−１のＱ端子は状
ｆｌ”ＬＯＷ”となり、これを受けてメイン・プローに
ツサ１は１（ＬＤＡ端子を状ｒＭ’“ＬＯＷ”にする。
リ１１をアクセス１゛る処理動作を実行する。５−ＲＤ
およびＨＤ、５−Ｃ８および凸そして８−１０ ／ Ｍ
おヨヒ１０／Ｍを状態”ＬＯＷ”Ｉｃ Ｌ／ タフ ク
セス動作、その終Ｔ１すなわち５−ＨＤおよび面の立上
りによ゛りて、ＨＲＱ Ｆ／Ｆ １３−１のＱ端子は状
ｆｌ”ＬＯＷ”となり、これを受けてメイン・プローに
ツサ１は１（ＬＤＡ端子を状ｒＭ’“ＬＯＷ”にする。
メイン・プロ七ツザ１０基本クロックの立下りを受けた
、Ｔ（Ｌ Ｄ Ａ Ｆ／Ｆ １３−２がＱ端子に状態“
ＬＯＷ”を出力することによって、再びバス・ドシイｔ
＜ −１２Ｇ：Ｌ Ｍ’−ＢＵ３と５−ＢｔＪ’Ｓ’＜
ｕＪり離し、１１０ポート（Ａ）４のＣＯＮ Ｔ端子に
は、マルチ・ｌレクテを通して、メ・イン側の制御用信
号が接＠され、メイン・プルセッサ１の処理動作となる
。
、Ｔ（Ｌ Ｄ Ａ Ｆ／Ｆ １３−２がＱ端子に状態“
ＬＯＷ”を出力することによって、再びバス・ドシイｔ
＜ −１２Ｇ：Ｌ Ｍ’−ＢＵ３と５−ＢｔＪ’Ｓ’＜
ｕＪり離し、１１０ポート（Ａ）４のＣＯＮ Ｔ端子に
は、マルチ・ｌレクテを通して、メ・イン側の制御用信
号が接＠され、メイン・プルセッサ１の処理動作となる
。
なお、第２図における信号線１４．−１３．１４−１４
゜１４、−１５および１４−１６は、ハンドシェイク用
信号として、主制御部１ｏｏから細ｆｌｉｌＩ師部２０
０への起動情報や、ｉｌＩ制裸部２００から主制御部１
００への終了情報等に使用する。
゜１４、−１５および１４−１６は、ハンドシェイク用
信号として、主制御部１ｏｏから細ｆｌｉｌＩ師部２０
０への起動情報や、ｉｌＩ制裸部２００から主制御部１
００への終了情報等に使用する。
第４図（＆） （ｂ）は、本＠明による１行印字動作の
従来との比較図であり、第６図は、本発明におけるドツ
トインパクト、杉漢字シリアル・プリンタの処理能力を
示す従来との比較図である。
従来との比較図であり、第６図は、本発明におけるドツ
トインパクト、杉漢字シリアル・プリンタの処理能力を
示す従来との比較図である。
なお、第４図（旬は従来例１．π４図（ｂ）は本発明の
実施例を示している◇ 第４図（ａ） （ｂ） Ｋ ：Ｐ３いｒｓｔ１ はスペ
ース・モータ２２の立上げ（または立下げ）時ｌＡｔ１
（−灼１３ｏ道Ｓ＠ａ）、ｔ２ は印字時１１↓１、ｔ
、は改行時間（ｆｆ！Ｊａ 。
実施例を示している◇ 第４図（ａ） （ｂ） Ｋ ：Ｐ３いｒｓｔ１ はスペ
ース・モータ２２の立上げ（または立下げ）時ｌＡｔ１
（−灼１３ｏ道Ｓ＠ａ）、ｔ２ は印字時１１↓１、ｔ
、は改行時間（ｆｆ！Ｊａ 。
ｍ Ｓ＠ａ ）、ｔｓ は印字と改行動作の６１段、次
１テ分のドツトイメージ・デー４（本冥り＆例では、グ
ツフィック・モードのプリントアウト・データ）の受信
時間ｓ ｔ、は次行の印字契機となるファンクション・
データ受信後、次行の印字動作な実行するまでの内Ｍム
埋時間（約５０ ｍ ５ｅａ）、ｔｌは１行の印字動作
時間である。
１テ分のドツトイメージ・デー４（本冥り＆例では、グ
ツフィック・モードのプリントアウト・データ）の受信
時間ｓ ｔ、は次行の印字契機となるファンクション・
データ受信後、次行の印字動作な実行するまでの内Ｍム
埋時間（約５０ ｍ ５ｅａ）、ｔｌは１行の印字動作
時間である。
第４図（ａ）に示す従来方式において、ｔＬ、ｔ２゜ｔ
４ は、下記（１）式、■式、０式となる。
４ は、下記（１）式、■式、０式となる。
ｔｌ７−２ｔ＋ｔ 十七 十ｔ４・ｔ・・ＩＩＩＩ＠（
１）１ ．２ ９ ４ ５ ただし、Ｌは１行のドツト列数（ドラ） ）％ ｖは印
字速度（ドツト７秒）である。
１）１ ．２ ９ ４ ５ ただし、Ｌは１行のドツト列数（ドラ） ）％ ｖは印
字速度（ドツト７秒）である。
ｔ４−ｔｉｌｌ・Ｌ−（１−（ｔａｏｔ” ｔＰＭ）−
ｖ＞・（２ｔ１＋１．＋１３） ＃す＃ＩＩ四 ただし、ｔ４ ＞Ｏｓ ｔｌ、Ｈｌは１ドツト列当りの
データ受信処理時間、ｔ４゜、はドツト制御処理時間、
ｔＰＭはスペース・モータ制御処理時間であり、例えば
、８０８５形マイク四ＣＰＵのりｐツク信号が３ Ｍ
Ｈ，のときの処理時間は、ｔ□Ｍ１ は約２４δμ”’
ａｏｔ は約２０δμｓＳｔＰＭは約１２０μｓである
。
ｖ＞・（２ｔ１＋１．＋１３） ＃す＃ＩＩ四 ただし、ｔ４ ＞Ｏｓ ｔｌ、Ｈｌは１ドツト列当りの
データ受信処理時間、ｔ４゜、はドツト制御処理時間、
ｔＰＭはスペース・モータ制御処理時間であり、例えば
、８０８５形マイク四ＣＰＵのりｐツク信号が３ Ｍ
Ｈ，のときの処理時間は、ｔ□Ｍ１ は約２４δμ”’
ａｏｔ は約２０δμｓＳｔＰＭは約１２０μｓである
。
この結果は、第６図に示すように１横軸に印字速度Ｖ（
ドツト７秒）、縦軸に１分間当りの印字行数（行＆／分
）で特性曲線を描くと、実線人となる。この場合、印字
速度Ｖが２，０００ （ドツト７秒）を過ぎると、印字
行数（行数７分）は増大しなくなる。これは、印字速度
Ｖが大（印字時間ｔ２ が小）で印字・改行動作を終了
しても、次行のドツトイメージ・データ受信の動作が残
るためで、そしｉｔ前前記０浄カ、（１−（ｔ４１）１
；＋ｔｐＭ）・Ｖ）・（２ｔ１ ＋１、 ＋ １．）の
部分が減少するためである。
ドツト７秒）、縦軸に１分間当りの印字行数（行＆／分
）で特性曲線を描くと、実線人となる。この場合、印字
速度Ｖが２，０００ （ドツト７秒）を過ぎると、印字
行数（行数７分）は増大しなくなる。これは、印字速度
Ｖが大（印字時間ｔ２ が小）で印字・改行動作を終了
しても、次行のドツトイメージ・データ受信の動作が残
るためで、そしｉｔ前前記０浄カ、（１−（ｔ４１）１
；＋ｔｐＭ）・Ｖ）・（２ｔ１ ＋１、 ＋ １．）の
部分が減少するためである。
次に１第４図（１１）の本実施例におけるｔＬ／ 、
２１は下記（１７式、■式となる。
２１は下記（１７式、■式となる。
ｔＬ’■２ｔ、＋ｔ、＋ｔ、４’＋ｔ、 、、、＠、
（１７ｔ４’ −ｔｉ工・Ｌ−（１−ｔ−・■・（２ｔ
□＋１．）・・・に）′ただし、ｔ、’＞Ｑ、”ｐＭは
サブ・プルセッサ８がバッファ・メモリ１１をアクセス
する間、いわゆるメイン・プルセッサ１が停止させられ
る時間（本実施例では、１ドツト列当り７２ステートと
して約２４μｓ）とバッファ・メモリ１１のポインタ管
理の処理時間の分が、従来方式より増えて、約１７０μ
ｓとなる。
（１７ｔ４’ −ｔｉ工・Ｌ−（１−ｔ−・■・（２ｔ
□＋１．）・・・に）′ただし、ｔ、’＞Ｑ、”ｐＭは
サブ・プルセッサ８がバッファ・メモリ１１をアクセス
する間、いわゆるメイン・プルセッサ１が停止させられ
る時間（本実施例では、１ドツト列当り７２ステートと
して約２４μｓ）とバッファ・メモリ１１のポインタ管
理の処理時間の分が、従来方式より増えて、約１７０μ
ｓとなる。
この結果を前記同様に第６図に描くと、点１ｊＢとなり
、印字行数（行数７分）が３．０００（ドツト７秒）の
印字速度まで、増大していくことが分かる０印字行数を
比較してみると、４１行／分が５９行／分となり、処理
能力いわゆるスループットが約１．５倍向上している。
、印字行数（行数７分）が３．０００（ドツト７秒）の
印字速度まで、増大していくことが分かる０印字行数を
比較してみると、４１行／分が５９行／分となり、処理
能力いわゆるスループットが約１．５倍向上している。
このように１第１図の実施例では、副制御部２００に、
ドットイメージの受信データを２４ワイヤ千鳥状に配列
されたドツトビンに対応するドツトデータに編集した後
、編集したデータな的ボート忙書込む等の処理を分担す
ることＫよって、主制御部１００の処理負担は軽減され
る。また、デー少受信処理プ田グラムの専有率は増大す
るので、ｔ４′〉０ の場合の印字速度Ｖの領域を３，
０００（ドツト／秒）Ｋ拡大することができる。
ドットイメージの受信データを２４ワイヤ千鳥状に配列
されたドツトビンに対応するドツトデータに編集した後
、編集したデータな的ボート忙書込む等の処理を分担す
ることＫよって、主制御部１００の処理負担は軽減され
る。また、デー少受信処理プ田グラムの専有率は増大す
るので、ｔ４′〉０ の場合の印字速度Ｖの領域を３，
０００（ドツト／秒）Ｋ拡大することができる。
以上説明したように、本発明によれば特別に高速処理す
る新しいマイクロ・プロセッサを使うことなく、汎用で
実績・のあるマイクロ・プロセッサを２台以上使用する
ことによって、高速化ならびに高機能化を図ることがで
きる。
る新しいマイクロ・プロセッサを使うことなく、汎用で
実績・のあるマイクロ・プロセッサを２台以上使用する
ことによって、高速化ならびに高機能化を図ることがで
きる。
第１図は本発明の一実施例を示すドツト・プリンタ制御
部のハードウェア構成図、第２図は第１図の２個のプロ
七−ツサが結合する部分のハードウェア構成図、第３図
は第２図の構成における動作タイム・チャート、第４図
は本発明の実施例な示す１行印字動作と従来例との比較
タイ、ムチヤード、第６図は第４図における本発明の実
施例を示すドツトインパクト形漢字シリアルプリンタの
処理能力の従来との比較図である。 １：メイン・プロセッサ、２：プワグラム・メモリ （
メイン）、３：データメモリ （メイン）、４ 。 ５、’１ｉ１０ボート、６：タイマー、８：サブ・プロ
セッサ、９ニブ田ダラム・メモリ（サブ）、１０：デー
タメモリ （サブ）、１１：バツ７ア・メモリ、１２：
バス・ドライバ、１３：ホールド・シーケンス回路、２
０：印字ヘッド、２１：フィード・モータ、２２ニスペ
ース・モータ、；２３．２４ ：センサ・スイッチ類、
２５：操作パネル、２６：上位装置。
部のハードウェア構成図、第２図は第１図の２個のプロ
七−ツサが結合する部分のハードウェア構成図、第３図
は第２図の構成における動作タイム・チャート、第４図
は本発明の実施例な示す１行印字動作と従来例との比較
タイ、ムチヤード、第６図は第４図における本発明の実
施例を示すドツトインパクト形漢字シリアルプリンタの
処理能力の従来との比較図である。 １：メイン・プロセッサ、２：プワグラム・メモリ （
メイン）、３：データメモリ （メイン）、４ 。 ５、’１ｉ１０ボート、６：タイマー、８：サブ・プロ
セッサ、９ニブ田ダラム・メモリ（サブ）、１０：デー
タメモリ （サブ）、１１：バツ７ア・メモリ、１２：
バス・ドライバ、１３：ホールド・シーケンス回路、２
０：印字ヘッド、２１：フィード・モータ、２２ニスペ
ース・モータ、；２３．２４ ：センサ・スイッチ類、
２５：操作パネル、２６：上位装置。
Claims (1)
- ■Ｄ Ｍ Ａ （Ｄｉｒｅｏｔ Ｍ＠ｍｏｒｙ Ａｏｏ
ｅｉｓ ）制御回路を有し、かつ第１のマイクロプロセ
ッサを内蔵する制御手段により制御されるプリンタ制御
装置において、上記ＤＭＡ制御回路のかわりに１デ一タ
編集、テ＊転送等を行う第２のマイクロプロセッサを内
蔵する副制御手段を設け、上記第１と第２のマイクロプ
ロセッサの両方からアクセスされるバッファ・メモリを
介して上記制御手段と副制御手段とを結合し、両者でプ
リンタ装置の制御を分担することを特徴とするプリンタ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066584A JPS60205630A (ja) | 1984-03-30 | 1984-03-30 | プリンタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066584A JPS60205630A (ja) | 1984-03-30 | 1984-03-30 | プリンタ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205630A true JPS60205630A (ja) | 1985-10-17 |
Family
ID=13148851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6066584A Pending JPS60205630A (ja) | 1984-03-30 | 1984-03-30 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205630A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190625A (ja) * | 1985-02-19 | 1986-08-25 | Fujitsu Ltd | プリンタ制御方式 |
| JPS6398444A (ja) * | 1986-10-15 | 1988-04-28 | Kubota Ltd | ラベルプリンタ装置 |
-
1984
- 1984-03-30 JP JP6066584A patent/JPS60205630A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190625A (ja) * | 1985-02-19 | 1986-08-25 | Fujitsu Ltd | プリンタ制御方式 |
| JPS6398444A (ja) * | 1986-10-15 | 1988-04-28 | Kubota Ltd | ラベルプリンタ装置 |
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