JPS6020253A - メモリ制御方式 - Google Patents

メモリ制御方式

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Publication number
JPS6020253A
JPS6020253A JP58127612A JP12761283A JPS6020253A JP S6020253 A JPS6020253 A JP S6020253A JP 58127612 A JP58127612 A JP 58127612A JP 12761283 A JP12761283 A JP 12761283A JP S6020253 A JPS6020253 A JP S6020253A
Authority
JP
Japan
Prior art keywords
data
address
memory
record
register
Prior art date
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Pending
Application number
JP58127612A
Other languages
English (en)
Inventor
Katsuzo Sakai
酒井 勝三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58127612A priority Critical patent/JPS6020253A/ja
Publication of JPS6020253A publication Critical patent/JPS6020253A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はメモリの制御に係り、特にメモリをデータファ
イルとして使用する装置に好適なメモリ制御方式に関す
る。
〔発明の背景〕
従来、キャリング、ターミナル等の簡易端末においては
、ランダムアクセスメモリ等のメモリをデータファイル
として使用している。一般にこのデータファイルには、
データが発生順に時系列データとして蓄積されるが、こ
の時系列データの途中に追加データを割込ませる場合が
あり、これに対処するため第1図のようなチューニング
法がとられている。
第1図で(A)は、データがレコードとして蓄積されて
いる状態を示しており、左上の記号は各々のレコードが
格納されている先頭番地である。また、レコード内にそ
のレコードの次のレコードの先頭番地を示す領域即ちチ
ェーン情報が設けられており、このチェーン情報の内容
がチェーンアドレスになっている。例えば、レコードα
がAO番地から、レコードbがA10番地から格納され
ており、レコードαの次のレコードがレコードbである
ことを示すために、レコードα内のチェーンアドレスが
A10となっている。
この状態で、レコードbの次にレコードxが追加される
と、第1図の(B)のようになる。即ち、レコードXは
、物理的には最終レコードであるレコードmの次に格納
されるが、レコードbのチェーンアドレスをレコードX
の先頭番地・であるA220に、レコードXのチェーン
アドレスをレコードCの先頭番地であるA20に、さら
に・レコードXを追加する前に最終レコードであつ・た
レコードmのチェーンアドレスなりコートx−の次の先
頭番地であるA23Dに更新する。このよ。
うなチェーン付けをすることにより、各レコー・ドのチ
ェーンアドレスを順次たどると、レコー・ドの順序がわ
かり、論理上は追加が行なわれた・と等価になる。
このようなチェユング法では実効データ以外に各レコー
ド内にチェーン情報の領域にメモリ。
が使用され、簡易端末のように限られたメモリ。
内では、データファイルに格納できるデータの。
種類が少なくなるという欠点がある。
〔発明の目的〕
本発明は上記欠点を解決するためになされたもので、メ
モリをデータファイルとして使用す。
る装置において、データファイルに追加データ。
を割込ませる場合、データの順序性を失うこね。
なくデータファイルに実効データのみを格納す・るよう
制御する方式を提供することにある。
〔発明の概要〕。
上記目的を達成するため、本発明のメモリ制御方式では
、メモリに追加データを割込ませる場合、データを格納
する番地の情報を、メモリの最高番地または最低番地側
に退避させ、追加データを格納後、先に退避した各デー
タ馨追加データに続く番地に順次復帰させることを特徴
とする。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて詳細に説明する
第2図は、本発明を実施するハードウェア構成の一例を
示す図であり、図において、1はキーボード等からの入
力データを入力する入力部、2はこの入力データをレジ
スタ3を介して格納するメモリ、4はメモリ内のデータ
を出力する出力部、5はこれらを制御するマイクロプロ
セッサ等を使用した制御部を示す。
第3図(A)〜(D)は、上記ノ・−ドウエア構成を用
いて行なわれる本発明によるメモリ制御方式の例を説明
するための概念図である。
第3図において各データは固定長レコードとしてデータ
ファイルに蓄積してあり9図(A) !’!メモリ2内
に5つのレコード(レコードαワレコードbl・・・・
・・、レコード#)が入力された状fzM ヲ示してい
る。各レコードの左上σ′y数字は、当該レコードが格
納されている番地を示しておりこの例では、ルコードの
サイズは10パイトノ1メモリ2の記憶容量は10,0
00バイトとなっているO この状態でレコードbの次にレコードXを追加する場合
、本発明では図(B)に示すように、まず、レコードC
以降のデータ(レコードC。
レコードd、レコードt)をメモリ2の最高番地側に移
動する。次に、図(C)に示す如くレコードzfレコー
ドbの次に追加する。そして、先に移動したレコードC
以降のデータ(レコードC,レコードd、レコードC)
を図(D)に丞すように1 レコードXの次に復帰させ
る。これにより、レコードXの追加が完了する。
ここで、レコードを追加する場合の制御手順の例を第4
図のフローチャートで詳細に説明する。
第2図のレジスタ3は3種類のレジスタ(レジスタA、
レジスタB、レジスタN)から成り、入力部1から追加
すべきレコードか入力される・と、制御部5の制御によ
りレジスタAには入力データの最終番地が格納され、レ
ジスタBには。
追加するレコードの直前のレコードの末尾番地が格納さ
れ、またレジスタNには記憶容量の大きさがセントされ
る。本実施例は、記憶容量の大きさをj O、000バ
イトとしており、レジスタNには10,000がセット
される(ステップ11)。
なお、l)A 、 DI 、f)Nはそれぞれレジスタ
A、レジスタB、レジスタNで示される番地のメモリ2
の内容を示している。制御部50制徊lによってDa 
カDN、即ち113.ODD番地へ移された後、レジス
タA、レジスタNの内容がそれぞれ−1されて1M−、
がDN−、即ち9999番地へ移され、以下同様。
れる番地以降のデータはすべてメモリ2の高位)番地に
退避される(ステップ12.ステップ13.−。
ステップ14)。この状態でレジスタNは退避さ。
れたデータの先頭番地を示している。また、し・ジスタ
Nの内容からレジスタBの内容を引いた。
値がメモリ2の空き容量を示している。次に、。
指示されたレコードが追加された後、当該追加、I4多
 − レコードの末尾番地がレジスタBに格納(スηツブ15
 、ステップ16)。ここで、レジスタBのゝ内容がレ
ジスタNの内容と等しくない場合、即ちメモリ2の空き
がある間は、他の追加レコー。
ドが有れば、他の追加レコードの追加が完了す。
るまで繰返される(ステップ15.ステップ16.。
ステップ17.ステップ18)。次に、退避されたメ。
モリ2の内容を追加レコードの次に復帰するために、レ
ジスタB、レジスタNの内容がそれぞ。
れ+1されてDN+、がDB−1−1へ移される。この
操作カド、。
レジスタNの内容が10,000となるまで繰返される
(ステップ19.ステップ20.ステップ21)。
一方、レジスタBの内容がレジスタNの内容と等しい場
合は、追加レコードで空きのメモ1ノ2をすべて使用し
てしまった時で、これ以上のデータ入力ができな1いた
め2例えば、キー人力禁止処理が行なわれる(ステップ
17.ステラ7゜22)。そして、レコードの追加処理
が正常に終了したかどうか操作者に知らせるための情報
カミ出力部4に出力される。
ここでは、データを固定長レコードとして扱かう例を示
したが、可変長レコード等の形で扱かっても同様の結果
が得られる。
また、入力データがメモリの低位番地から格納する装置
の例をとって説明したが、メモリの高位番地から格納す
る装置においては、データを最低番地に退避する方法で
も同様の結果が得られる。なおメモリの最高番地又は最
低番地でなく、データファイルとして使用するメモリの
領域と重複しないメモリ領域等に退避しても同様の結果
が得られる。
さら−にデータファイルが複数種類ある場合に・は、例
えばデータファイルの種類毎にデータの・先頭アドレス
を管理するテーブル等を用℃・たデ・−タフアイルの種
類の識別手段を設げ、データ。
の格納はデータファイルの種類毎に区別すると・となく
連続して行なうことにより、該当するデ・−タフアイル
に対して追加レコードを割込ませることが可能となる。
したがって、予めデータ・ファイルの種類毎に各々メモ
リ領域を割当てるe必要がなく、限られたメモリをさら
に有効に活用することができる。
なお、上述したデータファイルの編成方法(′S、・デ
ータの追加だけでなく、検索及び削除にも対応できるこ
とは容易に理解でき、限られたメモ。
すを有する簡易端末等の入力データの蓄積に適した方法
である。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、メモ
リをデータファイルとして使用し、このデータファイル
に追加データを割込ませるために、チェーン情報を各デ
ータに設ける心安がなく、また複数のデータファイルに
おいて、予めデータファイルの種類毎にメモリ領域を割
当てておく必要もなく、限られたメモリの有効活用を図
ることができるという効果がある。
【図面の簡単な説明】
第1図は従来のメモリ制御の一例を説明するための図、
第2図は本発明を実施するハードウェア構成の一例を示
す図、第3図(A)〜(D)は本発明によるメモリ制御
方式の例を説明するための概念図、第4図は本発明を実
施1−るための制御手順の例を示すフローチャートであ
る。 1・・・入力部、 2・・・メモリ。 3・・・レジスタ、 4・・・出力部。 5・・・制御部。 第 1図 A23θ 第 2図 茅3図 第41fJ

Claims (1)

    【特許請求の範囲】
  1. 複数のデータを連鎖順に配列して記憶するメモリにおい
    て、新たな追加データを割込ませるためのメモリ制御手
    段を設け、前記追加データを格納すべき番地にある各デ
    ータを順次前記メモリの最高番地または最低番地側に退
    避させ、前記追加データを格納後、先に退避した各デー
    タを前記追加データに続く番地に順次復帰させ・ること
    を特徴とするメモリ制御方式。
JP58127612A 1983-07-15 1983-07-15 メモリ制御方式 Pending JPS6020253A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58127612A JPS6020253A (ja) 1983-07-15 1983-07-15 メモリ制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58127612A JPS6020253A (ja) 1983-07-15 1983-07-15 メモリ制御方式

Publications (1)

Publication Number Publication Date
JPS6020253A true JPS6020253A (ja) 1985-02-01

Family

ID=14964392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58127612A Pending JPS6020253A (ja) 1983-07-15 1983-07-15 メモリ制御方式

Country Status (1)

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JP (1) JPS6020253A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0257514A (ja) * 1988-08-10 1990-02-27 Glory Ltd 硬貨包装機

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0257514A (ja) * 1988-08-10 1990-02-27 Glory Ltd 硬貨包装機

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