JPS60201386A - Display unit - Google Patents

Display unit

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Publication number
JPS60201386A
JPS60201386A JP59058860A JP5886084A JPS60201386A JP S60201386 A JPS60201386 A JP S60201386A JP 59058860 A JP59058860 A JP 59058860A JP 5886084 A JP5886084 A JP 5886084A JP S60201386 A JPS60201386 A JP S60201386A
Authority
JP
Japan
Prior art keywords
data
bits
write
pixel
display
Prior art date
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Pending
Application number
JP59058860A
Other languages
Japanese (ja)
Inventor
唯夫 佐々木
達 河上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP59058860A priority Critical patent/JPS60201386A/en
Publication of JPS60201386A publication Critical patent/JPS60201386A/en
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  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、カラーグラフィックス表示等の、1画素に複
数のビットを対応させた表示装置に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a display device, such as a color graphics display, in which one pixel corresponds to a plurality of bits.

背景技術とその問題点 いわゆるグラフィックスの表示は、概略第1図に示すよ
うな装置で行われる。図において、描画回路(1)から
のアドレスと、データと、書込・続出制御信号とがグラ
フィックス用のランダムアクセスメモリ(RAM)(2
1に供給され、所望のグラフィックスのデータがRA 
M (2)の各アドレスに書込まれる。さらに表本制御
回路(3)からのアドレスがRA M (2)に供給さ
れ、このアドレスのデータが続出されて映像信号への変
換回路(aに供給され、また制御回路(3)からの同期
信号等が変換回路(4)に供給され°ζグラフィックス
の映像信号が形成され、出力端子(5)に取り出される
BACKGROUND TECHNOLOGY AND PROBLEMS The so-called graphics display is performed using a device as schematically shown in FIG. In the figure, addresses, data, and write/continue control signals from a drawing circuit (1) are stored in a graphics random access memory (RAM) (2).
1 and the desired graphics data is supplied to the RA
M (2) is written to each address. Furthermore, the address from the main control circuit (3) is supplied to the RAM (2), and the data at this address is successively output and supplied to the video signal conversion circuit (a), and the synchronization signal from the control circuit (3) is Signals and the like are supplied to a conversion circuit (4) to form a °ζ graphics video signal, which is output to an output terminal (5).

このような表示装置において、表示が単色の場合にはl
l!+素に1ビツトのデータがあればよい。
In such a display device, if the display is monochrome, l
l! +1 bit of data is sufficient.

第2図はそのための装置の具体構成を承ず、ここで描画
回路(1)においては、例えば第3図に示すように横に
一列に並んだ複数の画素に対応するメモリのアドレス(
21)、(22) ・・・ (2n)が同時にアクセス
され、これらに対応して各1ビツトのデータが同時に書
込まれるようになっている。そこでこれらの複数の画素
の内の1画素のみを書替える場合には、他の画素への影
響を除くために、一旦各画素のデータを読出し、続出さ
れたデータの必要なものだけを書替え、この書替えられ
たデータを含む各データを各画素のアドレス(21)〜
(2n)へ書込む、リード・モディファイ・ライト(R
MW)と呼ばれる手段が行われこれに対して・カラーグ
ラフィックスの表示を行う場合には、1画素に所定の複
数のビットが設けられ、例えば3ビツトで23=8色の
表示が行えるようにされる。この場合に、データの書込
・書替等は、ビットの各桁ごとに3つの面があると考え
られ、この曲ごとに書込・言替えが行われる。
FIG. 2 does not show the specific configuration of the device for this purpose, and here, in the drawing circuit (1), for example, as shown in FIG. 3, the memory addresses (
21), (22), . . . (2n) are accessed at the same time, and 1-bit data is written simultaneously in response to these accesses. Therefore, when rewriting only one pixel among these multiple pixels, in order to eliminate the influence on other pixels, read the data of each pixel once, rewrite only the necessary data of the successive data, Each data including this rewritten data is sent to each pixel address (21) ~
Write to (2n), read modify write (R
On the other hand, when displaying color graphics, one pixel is provided with a predetermined number of bits, so that, for example, 3 bits can display 23=8 colors. be done. In this case, data writing/rewriting, etc. is considered to have three aspects for each digit of the bit, and writing/rewriting is performed for each song.

従って上述の単色の場合に比べて3倍の書込・書替時間
が必要になる。これはさらに8ビツトで28=256色
の表示を行う場合には8倍の時間が必要になり、1つ画
面を形成するまでの時間が極めて長くなり、いわゆる描
画速度が著しく低下してしまう。
Therefore, writing/rewriting time is required three times longer than in the case of single color described above. Furthermore, when displaying 28=256 colors using 8 bits, 8 times as much time is required, and the time required to form one screen becomes extremely long, resulting in a significant drop in so-called drawing speed.

一方上述の各ビットを並列に同時に書込・書替できるよ
うにするためには、3ビツトで3倍、8ビツトで8倍の
ハードウェアが必要になり、回路構成が極めて複雑にな
って、実現は不可能である。
On the other hand, in order to be able to write and rewrite the above-mentioned bits simultaneously in parallel, 3 times as much hardware would be required for 3 bits, and 8 times as much for 8 bits, making the circuit configuration extremely complicated. Realization is impossible.

またカラーグラフィックスの表示において、異なる2色
を隣接する画素で交互に表示することにより、全体とし
て2色を混合した色を発色させる、いわゆるタイリング
が行われる。これによれば3ビツトで82−64色、8
ビツトで2562=約6万色の色を表示することができ
る。
Furthermore, in the display of color graphics, so-called tiling is performed in which two different colors are alternately displayed on adjacent pixels to produce a color that is a mixture of the two colors as a whole. According to this, 3 bits provides 82-64 colors, 8
It is possible to display approximately 60,000 colors (2562 bits).

ところがこのようなタイリングを従来は、各画素ごとに
順次設定して行かなければならず、極めて多くの手間を
必要としていた。
However, in the past, such tiling had to be set sequentially for each pixel, which required an extremely large amount of time and effort.

発明の目的 本発明はこのような点にがんがみ、簡単な構成で、良好
なカラーグラフィックスの表示が行えるようにするもの
である。
OBJECTS OF THE INVENTION The present invention takes these points into account and provides a simple configuration that allows for the display of good color graphics.

発明の概要 本発明は、tii素に所定の複数のビットを対応させた
メモリ装置を有する表示装置において、1画素に1ビツ
トの書込データを形成する書込制御回路と、上記所定の
複数のビットに対応するビット数のレジスタとを設け、
上記書込データを上記書込制御回路からの書込制御信号
でゲートして上記II!li素の書込制御端子に供給す
ると共に、上記レジスタの出力を上記画素の所定の複数
のビットに対応するデータ人力に供給1゛るようにした
表示装置であって、これによればmsな構成で良好なカ
ラーグラフィックスの表示を行うことができる。
Summary of the Invention The present invention provides a display device having a memory device in which a predetermined plurality of bits are associated with a tii element, a write control circuit that forms one bit of write data for one pixel, and a write control circuit that forms one bit of write data for one pixel; A register with the number of bits corresponding to the bit is provided,
The write data is gated by a write control signal from the write control circuit to perform the above II! This is a display device in which the output of the register is supplied to the write control terminal of the pixel, and the output of the register is supplied to the data terminal corresponding to a plurality of predetermined bits of the pixel. With this configuration, it is possible to display good color graphics.

実施例 第4図においζ、描画回路(1)は上述の単色のグラフ
ィックスの表示用の回路である。この描画−1i (1
)からの各1ビツトの表示データのラインに、それぞれ
抵抗器を介しζ“l”の電位が供給されると共に、各ラ
インがゲート回路(6)に接続される。
In FIG. 4 of the embodiment, the drawing circuit (1) is a circuit for displaying the above-mentioned monochrome graphics. This drawing-1i (1
) is supplied with a potential of ζ"1" via a resistor, and each line is connected to a gate circuit (6).

また描画回路(11からの書込・続出制御信号がゲート
回路(6)に供給され、書込モードのときのみゲート回
路(6)が導通される。このゲート回路(6)を通じた
各ラインが、それぞれメモリのアドレス(21)(22
) ・・・ (2n)の書込・続出制御端子に接続され
る。
In addition, a write/continuation control signal from the drawing circuit (11) is supplied to the gate circuit (6), and the gate circuit (6) is made conductive only in the write mode.Each line through this gate circuit (6) , respectively memory addresses (21) (22
) ... Connected to the write/continue output control terminal (2n).

また(71)、(72)・・・ (7n)は、それぞれ
アドレス(2i)〜(2n)のビット数と等しいビット
数のレジスタでありで、このレジスタ(71)〜(7n
)の出力が、それぞれアドレス(21)〜(2n)のデ
ータ入力に接続される。
Further, (71), (72)... (7n) are registers each having the same number of bits as the bit number of addresses (2i) to (2n), and these registers (71) to (7n)
) are connected to data inputs at addresses (21) to (2n), respectively.

この装置において、書込時には、各レジスタ(71)〜
(7n)にそれぞれ所望の色のデータが設定されると共
に、描画回路(1)の各表示データラインに全て0”が
出力されることで、描画回路(1)が書込モードになる
と、これらの“0″が各アドレス(21)〜(2n)を
書込モードにし、レジスタ(7z )〜(7n)のデー
タがアドレス(21)〜(2n)に書込まれる。
In this device, each register (71) to
(7n) are set with desired color data, and all 0'' is output to each display data line of the drawing circuit (1), so that when the drawing circuit (1) enters the write mode, these "0" puts each address (21) to (2n) into write mode, and the data in registers (7z) to (7n) are written to addresses (21) to (2n).

また書替時には、RMWの手順により0、まず各表示デ
ータラインから“1”のデータが続出される0次に必要
なアドレスの表示データが0″に書替えられる。この書
替えられたデータを含む各表示データが出力される。そ
してこの状態で書込モードになると、ゲート回路(6)
からは必要なアドレスのみ“0”にされた“表示データ
が出力され、そのアドレスのみが書込モードにされて、
レジス夕からのデータが書込まれる。
Also, during rewriting, according to the RMW procedure, data of 0 and 1 are sequentially output from each display data line.The display data of the next necessary address is rewritten to 0''. Display data is output.When the write mode is entered in this state, the gate circuit (6)
"Display data is output with only the necessary addresses set to "0", and only those addresses are set to write mode.
Data from the register is written.

このようにして必要な′アドレスのデータのみが書替え
られる。なおゲート回路(6)からは不導通時には“1
”が出力され”ζいる。
In this way, only the data at the necessary 'address' is rewritten. Note that the gate circuit (6) outputs “1” when not conducting.
” is output.

こうしてカラーグラフィックスのデータの書込・書替が
行われるわけであるが、上述の装置によれば、従来の車
色のグラフィックス用の描画回路を用い゛どカラーグラ
フィックスの表示データの書込・書替を行うことができ
、簡単な構成でカラーグラフィックスの表示を行うこと
ができる。なおレジスタは1回にアクセスされるアドレ
スの数分のみもうければよいので、これによって増加す
るハードウェアの量は少量である。
In this way, color graphics data is written and rewritten. According to the above-mentioned device, color graphics display data can be written using the conventional drawing circuit for car color graphics. It can be read and rewritten, and color graphics can be displayed with a simple configuration. Note that since it is only necessary to create registers for the number of addresses that are accessed at one time, the amount of hardware that is increased by this is small.

また同時に全ビットが書込まれるので、描画速度が低下
することがない。さらに書替え時に所望のアドレスのみ
書替えが行われるので、同時にアクセスされる他のアド
レスに影響を与えることもない。
Furthermore, since all bits are written at the same time, the drawing speed does not decrease. Furthermore, since only desired addresses are rewritten during rewriting, other addresses accessed at the same time are not affected.

さらに各画素に対して、それぞれのレジスタから異なる
色を設定できるので、上述のタイリングも極め°ζ容易
に行うことができる。
Furthermore, since a different color can be set for each pixel from each register, the above-mentioned tiling can be performed extremely easily.

なおレジスタは全゛この画素ではなく、任意の小数のW
!A素に対し“ζ共通に一つのレジスタを設けるように
してもよい。その場合に、例えば第5図に承ずように2
つのレジスタ(7a)、(7b)を1つおきのアドレス
に交互に接続するようにすれば、このレジスタ(7a)
、(7b)に異なる色を設定することにより自動的にタ
イリングを行うことができる。さらに垂直位置によって
これらが交互に逆転されるようにすることにより、上下
方向のタイリングも自動的に行わせることもできる。
Note that the register is not all pixels, but any decimal W
! One register may be provided in common for the A elements. In that case, for example, as shown in FIG.
If two registers (7a) and (7b) are connected alternately to every other address, this register (7a)
, (7b) can automatically perform tiling by setting different colors. Furthermore, by alternately inverting these depending on the vertical position, tiling in the vertical direction can also be performed automatically.

発明の効果 本発明によれば、簡単な構成で良好なカラーグラフィッ
クスの表示を行うことができるようになった。
Effects of the Invention According to the present invention, it has become possible to display good color graphics with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図〜第3図は従来の装置の説明のための図、第4図
は本発明の一例の構成図、第5図は他の例の構成図であ
る。 +1)は描画回路、(21)、(22)・・はメモリの
アドレス、(6)はゲート回路、(71)、(72)・
・はレジスタである。 第1図 第2図 第3図
1 to 3 are diagrams for explaining a conventional device, FIG. 4 is a configuration diagram of one example of the present invention, and FIG. 5 is a configuration diagram of another example. +1) is a drawing circuit, (21), (22)... are memory addresses, (6) is a gate circuit, (71), (72)...
・ is a register. Figure 1 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 1画素に所定の複数のビットを対応させたメモリ装置を
有する表示装置において、ll!!i素に1ビツトの書
込データを形成する書込制御回路と、上記所定の複数の
ビットに対応するビット数のレジスタとを投け、上記書
込データを上記書込制御回路からの書込制御信号でゲー
トシ゛ζ上記画素の書込制御端子に供給すると共に、上
記レジスタの出力を上記画素の所定の複数のビットに対
応するデータ人力に供給するようにした表示装置。
In a display device having a memory device in which one pixel corresponds to a predetermined plurality of bits, ll! ! A write control circuit that forms 1-bit write data in the i element and a register whose number of bits corresponds to the predetermined plurality of bits are provided, and the write data is written from the write control circuit. A display device in which a control signal is supplied to a write control terminal of the pixel by a gate signal, and an output of the register is supplied to a data terminal corresponding to a predetermined plurality of bits of the pixel.
JP59058860A 1984-03-26 1984-03-26 Display unit Pending JPS60201386A (en)

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JP59058860A JPS60201386A (en) 1984-03-26 1984-03-26 Display unit

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JPS60201386A true JPS60201386A (en) 1985-10-11

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JP (1) JPS60201386A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5631154A (en) * 1979-08-23 1981-03-28 Victor Co Of Japan Ltd Memory device
JPS57155585A (en) * 1981-03-20 1982-09-25 Tokyo Shibaura Electric Co Memory selector for indication

Patent Citations (2)

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