JPS6090387A - Writing/reading controller for graphic memory - Google Patents

Writing/reading controller for graphic memory

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Publication number
JPS6090387A
JPS6090387A JP58199571A JP19957183A JPS6090387A JP S6090387 A JPS6090387 A JP S6090387A JP 58199571 A JP58199571 A JP 58199571A JP 19957183 A JP19957183 A JP 19957183A JP S6090387 A JPS6090387 A JP S6090387A
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JP
Japan
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bit
screen
graphic memory
data
graphic
Prior art date
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Pending
Application number
JP58199571A
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Japanese (ja)
Inventor
池田 良昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
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Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
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Pending legal-status Critical Current

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    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/022Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 発明の技術分野 本発明はカラーグラフィックディスプレイにおけるグラ
フィックメモリの書込み読出し制御装置に関するもので
ある。
TECHNICAL FIELD OF THE INVENTION The present invention relates to a graphics memory read/write control device in a color graphics display.

従来技術と問題点 一般に、カラーグラフィックディスプレイにおいては、
グラフィックメモリの1ビットが画面上の1画素に対応
し“ζいるから、グラフィックメモリに図形データを作
成する場合、データ書込みをビット単位で行なう必要性
が生しる。従来、このビット単位の処理は、次のような
方法で実現し°(いる。
Prior Art and Problems In general, in color graphic displays,
One bit in the graphic memory corresponds to one pixel on the screen, so when creating graphic data in the graphic memory, it is necessary to write data bit by bit. Conventionally, this bit-by-bit processing is achieved in the following way.

l)プロセッサ(CP U)がバイト単位でグラフィッ
クメモリよりデータを読出し、そのハイドの内該当する
1ピノI−を変更して百度ハイド単位で書込む。
l) The processor (CPU) reads data from the graphic memory in bytes, changes the corresponding one pin I- of the hides, and writes the data in units of 100 degrees hide.

2)通常ビットオペレーシッン回路と呼ばれるハードウ
ェアをCPUとグラフィックメモリ間に設けて、l)の
リード、モディファイ、ライトを実行する。
2) Hardware usually called a bit operation circuit is provided between the CPU and the graphic memory to execute the read, modify, and write operations described in 1).

しかしながら、■)の方法では、ノ\−ドウエア量は少
なくて済むが、1ビ・ノドの書込みにCPUの少なくと
も2サイクルを必要とするので、処理速度が遅い欠点が
ある。2)の方法はCPUの1サイクルで1ビツトのモ
ディファイが可能であるが、非常に複雑なハードウェア
を必要としコスト高になる欠点がある。
However, although the method (2) requires a small amount of node hardware, it requires at least two cycles of the CPU to write one bit of node, so it has the disadvantage of slow processing speed. Method 2) allows one bit to be modified in one cycle of the CPU, but has the drawback of requiring very complicated hardware and increasing costs.

発明の目的 本発明はこのような従来の欠点を改善したものであり、
その目的は、少ないノ1−ドウエアを追加するだけで、
CPUの1サイクルで1ビツトのモディファイを可能と
することにある。
Purpose of the Invention The present invention improves these conventional drawbacks, and
The purpose is to simply add a small amount of hardware,
The purpose is to enable modification of one bit in one CPU cycle.

発明の実施例 第1図は本発明の書込み読出し制御装置のノ1−ドウェ
ア構成の一例を示す要部プロ・ツク図である。
Embodiment of the Invention FIG. 1 is a main part block diagram showing an example of the hardware configuration of a write/read control device of the present invention.

同図において、IRは赤画面用グラフィックメモリ、I
Gは録画画用グラフィックメモリ、IB&よ前画面用グ
ラフィックメモリであり、それぞれlxNビットのRA
M2o〜21を8(固有し“ζいる。これらグラフィッ
クメモリは同一のアドレス空間を有する。図では便宜上
寿画面用グラフィックメモリ抹内にのみ8個のRA M
 2 o〜27を図示しているが、他のグラフィックメ
モリIG、 IBも同様しこ8個のRAMを有する。グ
ラフィックメモIJIR〜IBの出力は8ビツトであり
、各RAM2o〜21からそれぞれlビットずつ取出さ
れそれらが集められて8ビツトになってシフトレジスタ
3R,3G、3Bにセットされる。例えば第2図に示す
ようGこ各RA M 2 o〜27の各ビ・ノドに番号
を付りれレヨ、合計8XNビツトの各ビ・ノドは、ディ
スプレイ画面4上では例えば第3図に示す領域と対応す
る。これは、CRTコントローラ5からマルチプレクサ
6を介して加えられる表示用アドレスの一つのアドレス
によって、各R八M2o〜27の同一場所のビット(例
えばO〜7,8〜15等)が読出されて8ビット同時に
シフトレジスタ3ト3Bにセットされ、CRTコントロ
ーラ5からのドツトクロ・ツクdc(その周波数は表示
用アドレスカウンタのカウントアツプ用クロックの8倍
)でシリアルデータとしてアンド回路7R〜7Bを介し
て図示しないCRTに赤ビデオ信号、#ビデオ信号、青
ビデオ信号として入力されるからである。なお、CRT
コントローラ5からアンド回路7R〜7Bに入力されて
いる信号fは、水平帰線期間のみ“0”となる信号であ
り、赤ビデオ信号、緑ビデオ信号、青ビデオ信号が表示
期間のみに出力されるようにする為のゲート信号である
In the same figure, IR is red screen graphics memory, I
G is a graphic memory for recording images, IB & Y is a graphic memory for the front screen, and each has an RA of lxN bits.
M2o to 21 are 8 (individual "ζ"). These graphic memories have the same address space. In the figure, for convenience, only 8 RAM
Although 2o to 27 are shown in the figure, the other graphic memories IG and IB also have eight RAMs. The output of the graphic memories IJIR-IB is 8 bits, and 1 bit is taken out from each RAM 2o-21, and these are collected into 8 bits and set in shift registers 3R, 3G, and 3B. For example, as shown in FIG. 2, each bit node of each RAM 2 o to 27 is numbered, and each bit node of a total of 8XN bits is displayed on the display screen 4 as shown in FIG. 3, for example. Corresponds to the area. This means that the bits (for example, O-7, 8-15, etc.) at the same location of each R8M2o-27 are read out by one of the display addresses applied from the CRT controller 5 via the multiplexer 6. The bits are simultaneously set in the shift register 3 and 3B, and are transmitted as serial data via AND circuits 7R to 7B using the dot clock dc from the CRT controller 5 (its frequency is 8 times the count-up clock of the display address counter). This is because the red video signal, #video signal, and blue video signal are input to the CRT, which does not have a video signal. In addition, CRT
The signal f input from the controller 5 to the AND circuits 7R to 7B is a signal that becomes "0" only during the horizontal retrace period, and the red video signal, green video signal, and blue video signal are output only during the display period. This is a gate signal to make this happen.

各RA M 2 o〜27のデータ入力は、赤画面用グ
ラフィックメモリIRについてはcpusのデータバス
9の0ビツト目(aO)の1ピントにより、録画画用グ
ラフィックメモリIGにフいてはデータバス9の1ビツ
ト目(al)の1ビツトにより、前画面用グラフィック
メモリIBについてはデータバス9の2ビツト目(al
)の1ビツトにより、それぞれ行なわれる。即ち、各グ
ラフィックメモリともCPU8の1サイクルでは1ビツ
トのデータの書換えのみが行なわれる。なお、IOR,
IOG。
Data input to each RAM 2 o to 27 is performed by 1 focus on the 0th bit (aO) of the CPU data bus 9 for the red screen graphic memory IR, and by the data bus 9 for the recorded image graphic memory IG. The 1st bit (al) of the data bus 9 causes the 2nd bit (al
), respectively. That is, in each graphic memory, only one bit of data is rewritten in one cycle of the CPU 8. In addition, IOR,
IOG.

10Bはドライバである。10B is a driver.

CPU8から各RAM20〜27へ1ビツトのデータを
書込む際のアドレス指定とライト信号の送出は次のよう
にして行なわれる。CPU8の16ピントのアドレスバ
ス11の内、0〜2ビツト目(aO+ aI+ al)
の計3ビットはRA M選択回路12に加えられ、残り
のピッ1−の内例えば11t toピントはマルチプレ
クサ6に加えられる。このマルチプレクサ6を介して入
力されたCPUアドレスにより各グラフィックメモリの
アドレス指定が行なわれる。一方、RAM1i!択回路
12には、他にアドレスデコーダ13からの信号dと、
タイミング発生回路からの信号Cとが入力され、信号d
と信号Cの論理積信号が8本の出力線12o〜127の
いずれかに出力される。いずれの出力線に出力するかは
アドレスバス11の下3ビットの内容(al、al。
Address designation and sending of a write signal when writing 1-bit data from the CPU 8 to each RAM 20-27 are performed as follows. Bits 0 to 2 of the 16-pin address bus 11 of the CPU 8 (aO+aI+al)
A total of 3 bits are applied to the RAM selection circuit 12, and of the remaining pins 1-, for example, 11t to pinto is applied to the multiplexer 6. Each graphic memory is addressed by the CPU address input via the multiplexer 6. On the other hand, RAM1i! The selection circuit 12 also receives a signal d from the address decoder 13,
The signal C from the timing generation circuit is input, and the signal d
An AND signal of the signal C and the signal C is outputted to one of the eight output lines 12o to 127. The contents of the lower 3 bits of the address bus 11 (al, al.

ao)により決定される。上記8本の出力線12゜〜1
21は、グラフィックメモリ1R−1Bの各RAM20
〜2Tのライト端子と一対一に接続されている。従って
、下3ビットのアドレスa2.aI。
ao). Above 8 output lines 12°~1
21 is each RAM 20 of the graphic memory 1R-1B
It is connected one-to-one with the ~2T light terminal. Therefore, the lower 3 bits of address a2. aI.

a(1により、各グラフィックメモリIR〜IBのどの
RAMに1ビットのデータを書込むかが決定される。な
お、アドレスデコーダ13はアドレスバス11のアドレ
ス情報をデコードして、CPUがグラフィックメモリ1
ト」Bをアクセスしようとしているときは信号dを“1
”とし、CRTコントローラ5をアクセスしようとして
いるときは信号eを“l”とするものであり、タイミン
グ発生回路14は、CRT8からのライト信号を受ける
と、その直後のRAM20〜2□のライトサイクル中に
信号Cを“1″とするものである。
a(1 determines which RAM of each of the graphic memories IR to IB is to be written 1-bit data.The address decoder 13 decodes the address information on the address bus 11, and the CPU writes the data into the graphic memory 1.
When trying to access "B", the signal d is set to "1".
”, and when the CRT controller 5 is about to be accessed, the signal e is set to “L”, and upon receiving the write signal from the CRT 8, the timing generation circuit 14 starts the write cycle of the RAMs 20 to 2□ immediately after that. In this case, the signal C is set to "1".

また、タイミング発生回路14は信号aをマルチプレク
サ6に出力し、信号すをシフトレジスタ3R,3G、3
11に出力する。信号aは、グラフィックメモ’JIR
−IBよりデータを読出ずサイクルとCPU8よりデー
タを書込むサイクルとを区別する信号であり、この信号
aによりマルチプレクサ6の出力がCPUのアドレスバ
ス9側とCRTコントローラ5側に切り替る。また、信
号すは、グラフィックメモリIR−IBより読出された
8ビツトのデータをシフトレジスタ3R,3G、 3B
ヘラソチする為のストローブ信号である。
Further, the timing generation circuit 14 outputs the signal a to the multiplexer 6, and outputs the signal a to the shift registers 3R, 3G, 3.
Output to 11. Signal a is Graphic Memo'JIR
This signal distinguishes between a cycle in which data is not read from -IB and a cycle in which data is written by the CPU 8. This signal a switches the output of the multiplexer 6 to the CPU address bus 9 side and the CRT controller 5 side. In addition, the signal is used to shift the 8-bit data read from the graphic memory IR-IB to shift registers 3R, 3G, and 3B.
This is a strobe signal for spinning.

第4図に、シフトレジスタ3R,3G、3Bのシフトパ
ルス°であるドツトクロック、表示用アドレスをカウン
トアツプする為のワードクロック、マルチプレクサ6の
出力、グラフィックメモリIR〜IBの入力、グラフィ
ックメモリIR−IBの出力、信号a〜c、CPU8の
ライト信号のタイミングチャートを示す。同図に示すよ
うに、グラフィックメモリIR〜IBの内容は8ビツト
ずつ読出され、各読出しの間にライトサイクルを発生さ
せている。
FIG. 4 shows the dot clock which is the shift pulse for the shift registers 3R, 3G, and 3B, the word clock for counting up the display address, the output of the multiplexer 6, the inputs of the graphic memories IR to IB, and the graphic memory IR- A timing chart of the IB output, signals a to c, and the write signal of the CPU 8 is shown. As shown in the figure, the contents of the graphic memories IR-IB are read out 8 bits at a time, and a write cycle is generated between each readout.

次に第1図の装置の動作を説明する。第5図はグラフィ
ックメモリIR〜IBに図形データを書込む際のCPU
8の処理例を示すフローチャー1・である。同図に示す
ように、図形を作成しようとする場合は先ず、何色の図
形を表示するか否かをFJl別する。そして、各表示色
に対応して、CPUの内部レジスタ等の8ビットのレジ
スタの下3ビットに下記の情報をストアする。1111
ら、第6図に示すように最下位ビア)aoに赤情報を、
次のビットalに線情報を、次のビットa2にr′il
I′#報をセットする。
Next, the operation of the apparatus shown in FIG. 1 will be explained. Figure 5 shows the CPU when writing graphic data to the graphic memories IR to IB.
This is a flowchart 1 showing an example of the processing in step 8. As shown in the figure, when a graphic is to be created, first, it is determined by FJl what color the graphic is to be displayed. Then, corresponding to each display color, the following information is stored in the lower three bits of an 8-bit register such as an internal register of the CPU. 1111
, as shown in Figure 6, the red information is sent to the lowest via) ao,
Line information is placed in the next bit al, and r'il is placed in the next bit a2.
Set I'# information.

表示色 黒 000 表示色 赤 001 表示色 緑 010 表示色 青 100 表示色 黄 011 表示色 マゼンダ 101 表示色 シアン 110 表示色 白 111 次に、該当するR A M 2 a〜27のアドレスに
上記レジスタのデータを書込む。例えば、画面の一点に
赤いビットを表示する場合、その点に対応するグラフィ
ックメモリの領域がRAM2 、の第2番地(第2図の
番号9の領域)であれば、第4図に示すようにライト信
号を発生した後、cpuアドレスの下3ビットを出力線
12.を選択させる為に例えば(0,0,1)とし、且
つマルチプレクサ6に加えているアドレスをRAM2+
の第2番目の領域が選択されるように設定する。そして
、データバス9に(00000001)のデータを送出
する。
Display color: Black 000 Display color: Red 001 Display color: Green 010 Display color: Blue 100 Display color: Yellow 011 Display color: Magenta 101 Display color: Cyan 110 Display color: White 111 Next, write the above register to the corresponding R A M 2 a to 27 address. Write data. For example, when displaying a red bit at one point on the screen, if the area of the graphics memory corresponding to that point is the second address of RAM2 (area numbered 9 in Figure 2), then the area as shown in Figure 4 will be displayed. After generating the write signal, the lower three bits of the CPU address are sent to the output line 12. For example, the address added to multiplexer 6 is set to (0, 0, 1) in order to select
Set so that the second area of . Then, data (00000001) is sent to the data bus 9.

前述°したように、赤画面用グラフィックメモリIRに
はデータバス9の最下位ビットが接続されているので、
′1”のデータがRAM2.の第2番目の領域に記憶さ
れることになる。このとき、録画画用グラフィックメモ
リIG、青画面用グラフィフクメモリIBのRAM2+
の第2番目の領域には60”が記憶されることになる。
As mentioned above, the least significant bit of the data bus 9 is connected to the red screen graphic memory IR, so
Data '1' will be stored in the second area of RAM2.
60'' will be stored in the second area.

一方、信号aによりマルチプレクサ6が切り替ると、グ
ラフィックメモリIR,IG、IBの内容が8ビツトず
つ読出され、少なくとも画面の一走査期間内で前記RA
M2+のデータが読出され、表示されることになる。
On the other hand, when the multiplexer 6 is switched by the signal a, the contents of the graphic memories IR, IG, and IB are read out 8 bits at a time, and the RA
The data of M2+ will be read and displayed.

発明の詳細 な説明したように、本発明によれば、NXMビットの容
量を有する赤画面用、緑両面用、 t’′I画面用のグ
ラフィックメモリに1ビット中位ごデータを書込み、M
ビット単位でデータを読出ずグラフィックメモリの書込
み読出し制御装置6において、赤画面用、録画面用、青
画面用のグラフィックメモリを1ビツト出力で容ill
 XNビットのM個のRAMから成るMビット出力のR
AM群で構成すると共に赤画面用、録画面用、青画面用
のグラフィックメモリに同一のアドレス空間を割当てて
いるので、CPUの1回のアドレス指定で赤画面用。
As described in detail, according to the present invention, 1-bit medium-sized data is written in the graphic memory for the red screen, double-sided green screen, and t''I screen, each having a capacity of NXM bits.
In the graphic memory write/read control device 6, the graphic memory for red screen, recording screen, and blue screen can be written with 1 bit output without reading data bit by bit.
R of M bit output consisting of M RAMs of XN bits
It is composed of an AM group and the same address space is allocated to the graphic memory for red screen, recording screen, and blue screen, so one address specification by the CPU is enough for red screen.

録画部用、青画面用のグラフィックメモリの同一アドレ
スの8ビツトの指定が可能となり、また、CPUのデー
タバスのそれぞれ異なる1ビツトのデータ線を前記赤画
面用、録画面用、青画面用のグラフィックメモリ内の全
RAMに接続し、1ビット単位のデータ書込みは、CP
Uアドレスで各グラフィックメモリの各RAMの一ビッ
トを指定すると共にCPUアドレスの一部でM個のRA
Mの任意の一つのRAMにライト信号を送出することに
より行なうよう構成としたので、CPUからビット単位
でデータの書込みが可能となると共に、色指定もデータ
の司込ゐと同時に行なうことができる利点がある。この
ように、本発明によれば、少ないハードウェアを追加す
るだけで、CPUの1サイクルでグラフィックメモリの
1ビツトのモディファイを可能とすることカイできる。
It is now possible to specify 8 bits of the same address in the graphic memory for the recording section and for the blue screen, and it is also possible to specify different 1-bit data lines of the CPU data bus for the red screen, recording screen, and blue screen. Connects to all RAM in the graphic memory and writes data in 1-bit units using the CP
The U address specifies one bit of each RAM in each graphic memory, and part of the CPU address specifies M RAs.
Since this is configured to be performed by sending a write signal to any one RAM of M, it is possible to write data bit by bit from the CPU, and color specification can be performed at the same time as data management. There are advantages. As described above, according to the present invention, it is possible to modify one bit of the graphics memory in one cycle of the CPU by simply adding a small amount of hardware.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の書込み読出し制御装置のハードウェア
構成の一例を示す要部ブロック図、第2図及び第3図は
RAM20〜27の各領域とディスプレイ画面上の表示
位置との関係を示す線図、第4図は第1図番部の信号波
形例を示す線図、第5図はグラフィックメモリIR〜I
Bに図形データを書込む際のCPU8の処理例を示すフ
ローチャート、第6図はCPUのデータフォーマット例
を示す線図である。 IRは赤画面用グラフィックメモリ、IGは録画部用グ
ラフィックメモリ、IBは前画面用グラフィックメモリ
、20〜27はRAM、3R,3G、3+1はシフトレ
ジスタ、5はCRTコント1.I−ラ、6はマルチプレ
クサ、8はCPU、9はデータバス、11はアドレスバ
ス、12はRAM選択回1洛、13はアトし・スデコー
ダ、14はタイミング発生回路である。 特許出願人ファナノク株式会社 代理人弁理士玉蟲久五部外2名 第2図 ・信号す 第3図 ・信号C 第4図 第6図
FIG. 1 is a block diagram of a main part showing an example of the hardware configuration of the write/read control device of the present invention, and FIGS. 2 and 3 show the relationship between each area of RAM 20 to 27 and the display position on the display screen. Figure 4 is a diagram showing an example of the signal waveform in the numbered part of Figure 1. Figure 5 is a diagram showing the signal waveform example of the numbered part in Figure 1.
FIG. 6 is a flowchart showing an example of the processing of the CPU 8 when writing graphic data to B. FIG. 6 is a diagram showing an example of the data format of the CPU. IR is the graphic memory for the red screen, IG is the graphic memory for the recording section, IB is the graphic memory for the front screen, 20 to 27 are RAM, 3R, 3G, 3+1 are shift registers, 5 is CRT control 1. 6 is a multiplexer, 8 is a CPU, 9 is a data bus, 11 is an address bus, 12 is a RAM selection circuit, 13 is an AT/S decoder, and 14 is a timing generation circuit. Patent applicant: Fananoku Co., Ltd. Representative Patent attorney Gogo Tamamushi 2 people outside the department Figure 2, Signal Figure 3, Signal C Figure 4 Figure 6

Claims (1)

【特許請求の範囲】[Claims] NXMビットの容量を有する赤画面用、録画面用、青画
面用のグラフィックメモリに1ビット単位でデータを書
込み、Mビット単位でデータを読出すグラフィックメモ
リの書込み読出し制御装置において、前記赤画面用、録
画面用、青画面用のグラフィックメモリを1ビツト出力
で容量IXNビットのM個のRAMから成るMビット出
力のRAM群で構成すると共に赤画面用、縁画面用、青
画面用のグラフィックメモリに同一のアドレス空間を割
当て、且つ、CI) Uのデータバスのそれぞれ異なる
1ビツトのデータ線を前記赤画面用、録画面用、青画面
用のグラフィックメモリ内の全RAMに接続し、前記1
ビット単位のデータ書込みは、CPUアドレスで各グラ
フィックメモリの各RA Mの一ビットを指定すると共
にCPUアドレスの一部でM個のRAMの任意の一つの
RAMにライト信号を送出することにより行なうよう構
成したことを特徴とするグラフィックメモリの書込み読
出し制御装置。
In a graphic memory write/read control device that writes data in 1 bit units to a graphic memory for red screens, recording screens, and blue screens having a capacity of NXM bits, and reads data in M bit units, the red screen , the graphic memory for the recording screen and the blue screen consists of a group of M-bit output RAMs consisting of M RAMs with a capacity of IXN bits and a 1-bit output, and the graphic memory for the red screen, edge screen, and blue screen. Allocate the same address space to CI) U, and connect different 1-bit data lines of the data bus of CI) U to all the RAMs in the graphic memories for the red screen, recording screen, and blue screen, and
Bit-by-bit data writing is performed by specifying one bit in each RAM of each graphic memory using the CPU address and sending a write signal to any one of the M RAMs using part of the CPU address. 1. A graphic memory write/read control device comprising:
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