JPS60150089A - Memory - Google Patents
MemoryInfo
- Publication number
- JPS60150089A JPS60150089A JP59005545A JP554584A JPS60150089A JP S60150089 A JPS60150089 A JP S60150089A JP 59005545 A JP59005545 A JP 59005545A JP 554584 A JP554584 A JP 554584A JP S60150089 A JPS60150089 A JP S60150089A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- register
- write request
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、グラフィックディスプレイ等における記憶装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a storage device in a graphic display or the like.
従来のグラフィックディスプレイにおいては第1図に示
すとうり画1象データ発生装置歳(1)1画1家記憶装
置12)、画像データ表示装置+3l−CR・′Pブラ
ウン管(4)から構成されている。通常画1家記1は装
置(2)は、複数パンクに分割され、第2図に示すよう
に連続したドツトが各パンクに記1性されているのが普
通であり、こうすることによりa Jlドツトに同時に
データを書き込むことができ高速動作が行なえる。この
一度にデータ奏得へ込める111位を以後ワードと呼ぶ
。現在1ワードは8ピットル64ビツト程度が良(使わ
れる。(第2図j51 、161 )また、グラフィッ
クディスプレイにおいては。In a conventional graphic display, as shown in FIG. There is. Normally, the device (2) is divided into a plurality of punctures, and a continuous dot is written on each puncture as shown in FIG. Data can be written to the Jl dots at the same time, allowing high-speed operation. Hereinafter, the 111th data stored in the data acquisition at one time will be referred to as a word. Currently, one word is preferably about 8 bits or 64 bits (Fig. 2, j51, 161). Also, in graphic displays.
前表示データの上に重ね臀きをするという動作がかなり
ひんばんに行なわれるが、このことは1画1象記憶装置
内のデータの部分書き変えが行なわれることにほかなら
ない。The motion of leaning over the previously displayed data is performed quite frequently, but this is nothing but a partial rewriting of data in the one-stroke, one-image storage device.
グラフィックディスプレイにおいてはこの部分4@ダえ
の指定の単位は、前6己ワードの単位ではなくビットの
単位であることが望ましく、そのためにはワード内で、
特定のビットのみの書き変えをする手段を持つことが必
要である。In a graphic display, it is preferable that the specified unit of this part 4@dae be a bit unit rather than a word unit, and for this purpose, within a word,
It is necessary to have a means to rewrite only specific bits.
従来このワード内のドラ・ト、データの部分書き変えの
方式としては第3図に示すようなフローで行なわれてお
り、制御が複雑でかつハードウェア量も多かった。つま
りフローに示される様に1画像記を意装置の読出し動作
、読出しデータと書西込みデータの演算動作及び画像記
隠装置への書き込み動作の手順が必要であったため、処
理に時間がかかり、又制御も複雑であった。Conventionally, partial rewriting of data within a word has been performed using the flow shown in FIG. 3, which required complicated control and a large amount of hardware. In other words, as shown in the flowchart, it takes a long time to process one image, as it requires the following steps: reading the data from the storage device, calculating the read data and writing data, and writing the data to the image storage device. Control was also complicated.
本発明の目的は、このような従来技術の欠点を無(シ、
少ないハードウェア!けで高速にワード内部分書き変え
を行なえる記を意装置tを提供することにある。The purpose of the present invention is to eliminate these drawbacks of the prior art.
Less hardware! An object of the present invention is to provide a writing device that can rewrite parts of a word at high speed with just a single touch.
本発明は、アドレス指定信号を入力するためのアドレス
線と、このアドレスよりアドレス指定信号を入力するこ
とにより同時にアクセス可能な複数のメモリバンクを有
する記憶部と、この記憶部内の複数のメモリバンク毎の
書き込み許可・不許可情報を1ビツトに対応させて保持
している第1のレジスタと、書き込み要求信号を入力す
るための書き込み要求パルス線と、前記記憶部内の複数
のメモリバンク毎の書き変えデータを1ビツトに対応さ
せて保持している第2のレジスタさ、前記書へ込み要求
パルス線より入力された書キ込み要求信号により前記第
1のレジスタに保持されている書へ込み許可・不許可情
報を前記記憶部内の対応するメモリバンク毎に供給する
ゲート回路とを備え、前記ゲート回路より書へ込み許可
情報が入力されたメモリバンクは前記アドレスイ0より
人力されたアドレス指定信号により指定されたアドレス
に前記第2のレジスタの対応するビットに保持された書
き変えデータを書き込むものである。The present invention provides an address line for inputting an addressing signal, a storage section having a plurality of memory banks that can be accessed simultaneously by inputting an addressing signal from this address, and a storage section for each of the plurality of memory banks in the storage section. a first register that holds write permission/disapproval information corresponding to one bit; a write request pulse line for inputting a write request signal; and a rewrite for each of a plurality of memory banks in the storage section. A second register holds data corresponding to one bit, and a write permission signal held in the first register is activated by a write request signal inputted from the write request pulse line. and a gate circuit that supplies disallowance information to each corresponding memory bank in the storage section, and the memory bank to which the write permission information is input from the gate circuit is controlled by an address designation signal manually inputted from the address I0. The rewrite data held in the corresponding bit of the second register is written to the specified address.
本発明によれば、レジスタへの書き込み動作と画1象記
憶装置への省き込み動作の2手順になり高速動作が可能
となり、またハードウェア量も減少するため効率が向上
する。According to the present invention, there are two procedures: writing to a register and saving to a picture storage device, which enables high-speed operation, and also reduces the amount of hardware, resulting in improved efficiency.
第4図が本発明の一実施例の構成口である。 FIG. 4 shows the configuration of an embodiment of the present invention.
本実施例においてはバンクは8個つまり1ワードは8ド
ツトからなり8ドツトに一度にアクセスすることが可能
である。また表示画面の横幅は。In this embodiment, there are eight banks, that is, one word consists of eight dots, and eight dots can be accessed at one time. Also, the width of the display screen.
1024ドツト〔128ワード〕として説明する。This will be explained as 1024 dots (128 words).
図示しない画面の左上端のドツトの座標を(0、0)×
とすると、(x−y)のドツトは、y丸128+x/8
=p+q/8(p*qは整数0≦q≦7)とするとqバ
ンクのアドレスpに記憶されている。If the coordinates of the dot at the upper left corner of the screen (not shown) are (0, 0)
=p+q/8 (p*q is an integer 0≦q≦7), then it is stored at address p in bank q.
第4図において、(11)〜(18)はバンクθ〜7、
(30)は、ワード内の書き変えドツトを保持していル
レジスタで、バンク数(ここでは8)に対応するもビッ
ト数を持っており、レジスタの各ビット(31)〜(3
8)がバンク(11)〜(18)を書き変えるべきかど
うかの情報を保持している。例えば(35)が。In FIG. 4, (11) to (18) are banks θ to 7,
(30) is a register that holds rewritten dots in a word, and has a number of bits corresponding to the number of banks (8 in this case), and each bit (31) to (3) of the register.
8) holds information on whether banks (11) to (18) should be rewritten. For example, (35).
11′で他のビットが10“であったとすると(15)
のバンク(バンク4)が、現在誓き変え対象となってい
ることを示している。(20)は香き込み要求パルス線
で、ゲー) (21)−(28)を通って、バンク(1
1)べ18)に誉き込み要求パルスが供給される。(5
0〕はアドレス線であり各メモリバンク(11)〜(1
8) ニ共通に与えられる。(40)は、各バンクに対
する僅き変えデータを保持しているレジスタである。11' and the other bits are 10" (15)
This indicates that the bank (Bank 4) is currently subject to vow change. (20) is the aroma request pulse line, which passes through (21) to (28) in bank (1).
1) A compliment request pulse is supplied to the base 18). (5
0] is an address line that connects each memory bank (11) to (1
8) Commonly given to both. (40) is a register that holds slightly changed data for each bank.
今、第5図に示すとうり画面メモリの(130,5)か
ら3ドツトのドツトを(1,0,1)に書き変える時の
動作を考えてみる。Now, let us consider the operation when rewriting three dots from (130, 5) in the screen memory to (1, 0, 1) as shown in FIG.
5X12B+130/8=656+2/8 であるから
書き変えるべきドツトデータはバンク2.バンク3、バ
ンク4(第4図における(+3) 、 (14) 、
(15) )の−アドレス656番地に記憶されている
。Since 5X12B+130/8=656+2/8, the dot data to be rewritten is bank 2. Bank 3, Bank 4 ((+3), (14) in Figure 4)
(15) ) is stored at -address 656.
そこで、レジスタ(30)を(’00111000’)
にセットを行ない、レジスタ(40)を(’dd10
1dddす(dはなんでも良い)にセクトを行なう。そ
の後にアドレス線(50)にアドレス656指定信号を
。Therefore, register (30) is set to ('00111000')
and set the register (40) to ('dd10
Perform a sect every 1ddd (d can be anything). After that, send an address 656 designation signal to the address line (50).
舊き込み要求パルス線(20)に書話込み要求信号を出
すと、この書き色み要求信号は(13) 、 C14)
、 (15)のバンクのみに出されるため(11)
、 (12) 、 (16) 、 (17) 、 (1
8)のバンク内のドツトデータは変化せず(13) 、
(14J 。When a write request signal is sent to the input request pulse line (20), this write color request signal is (13), C14)
, because it is issued only to the bank in (15) (11)
, (12), (16), (17), (1
The dot data in the bank of 8) does not change (13),
(14J.
(15)のバンクの656番地のデータのみが(J+Q
、1’)に#き変わり目的が達せられる。Only the data at address 656 of bank (15) is (J+Q
, 1') and the purpose is achieved.
第6図は第4図の実施例のレジスタ〔30〕にあたる部
分を3つとし、(レジスタ(30)、(60)、(70
))その選択線(39)、(69)、(79)を持った
ものである。今度は第7図に示すとうり(130,5)
〜(155,5)のドツトを書咎変える場合を考えてみ
る。上記ドツトはワード番号656,657,65.8
,659 に含まれている。また657,658 のワ
ードはワード内全ドツトに対して書西変えを行なわなく
てはならないが656のワードにおいては右6ドツトの
みをまた659のワードに対しては左4ドツトのみを蓄
舞変えれば良い。そこで、レジスタ(30)には’00
111111 ’ L/’)スタ(60)jcは°11
111111′ レジスタ(70)には°111100
00 ’のデータを保持しておき、切り変えて用いれば
(130,5〕〜(155,5) の連続ドツトの書き
俊えが高速に行なえる。In FIG. 6, there are three parts corresponding to the register [30] in the embodiment shown in FIG.
)) with its selection lines (39), (69), and (79). This time, as shown in Figure 7, (130,5)
Let us consider the case of changing the dot of ~(155,5). The above dots are word numbers 656, 657, 65.8
, 659. Also, for words 657 and 658, all dots in the word must be changed, but for word 656, only the 6 dots on the right must be changed, and for word 659, only the 4 dots on the left must be changed. Good. Therefore, register (30) contains '00'.
111111 'L/') star (60) jc is °11
111111' Register (70) has °111100
By retaining the data 00' and switching to use, continuous dots from (130,5] to (155,5) can be written at high speed.
第1図はグラフィックディスプレイ袈:8のブロック図
、第2図はグラフィックディスプレイ装置の表示画面上
のドツトと画r象記は装置上の記憶位置との関係を示す
図、第3図は、従来の方式による画は記憶装置のワード
内部分書き震えのやり方を示すフローチャート図、第4
図は本発明の一実施例の構成図、第5図・第7図は書き
変え時のドツト位置を示す図、第6崗は本発明の他の実
櫂例の構成図である。
(11)〜(18)・・・バンク、(20)・・・1ヨ
ヘ込み非求パルス線、(21)〜(28〕・・・ゲート
、(30)、(110)・・・レジスタ、(50)・・
・アドレス線。
代理人弁理士 則 近 憲 侑(ほか1名)第1図
第2図
第3図Fig. 1 is a block diagram of the graphic display device 8, Fig. 2 is a diagram showing the relationship between dots on the display screen of the graphic display device and pictograms and storage locations on the device, and Fig. 3 is a diagram of the conventional The image according to the method shown in FIG.
The figure is a block diagram of an embodiment of the present invention, FIGS. 5 and 7 are diagrams showing the dot positions at the time of rewriting, and No. 6 is a block diagram of another embodiment of the paddle of the present invention. (11) to (18)... Bank, (20)... 1-way non-pulse line, (21) to (28)... Gate, (30), (110)... Register, (50)...
・Address line. Representative Patent Attorney Noriyuki Noriyuki Chika (and 1 other person) Figure 1 Figure 2 Figure 3
Claims (1)
アドレス線よりアドレス指定信号を入力することにより
、同時にアクセス可能な複数のメモリパンクを有する記
憶部と、この記憶部内の複数のメモリパンク毎の蕾き込
み許可−不許可情報を1ビツトに対応させて保持してい
る第1のレジスタき、書き込み要求信号を入力するため
の書き込み要求パルス線と、前記記1意部内の複数のメ
モリパンク毎の書き変えデータを1ビツトに対応させて
保持している第2のレジスタと、前記書き込み要求パル
ス線より入力された書き込み要求信号により前記槙1の
レジスタ文“保持されている書〜込み許可・不許可情報
を前記記憶部内の対応するメモリパンク毎に供給するゲ
ート回路とを備え。 前記ゲート回路より書む込み許可情報が入力されたメモ
リパンクは前記アドレス線より入力されたアドレス指定
信号により指定さnたアドレスに前記第2のレジスタの
対応するビットに保持された書へ変えデータを客へ込む
ことを特1改とする記憶装置。[Claims] An address line for inputting an addressing signal, a storage section having a plurality of memory punctures that can be accessed simultaneously by inputting an addressing signal from the address line, and a plurality of memory punctures in the storage section. There is a first register that holds budding permission/non-permission information corresponding to one bit for each memory puncture, a write request pulse line for inputting a write request signal, and a write request pulse line for inputting a write request signal; A second register holds rewritten data corresponding to one bit for each of a plurality of memory punctures, and a write request signal inputted from the write request pulse line causes the register statement of Maki 1 to be held. and a gate circuit that supplies write permission/disapproval information for each corresponding memory puncture in the storage section.A memory puncture to which write permission information is input from the gate circuit is connected to a memory puncture input from the address line. A storage device characterized in that the data stored in the corresponding bit of the second register is transferred to the address specified by the address designation signal and transferred to the address specified by the address designation signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59005545A JPH0640260B2 (en) | 1984-01-18 | 1984-01-18 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59005545A JPH0640260B2 (en) | 1984-01-18 | 1984-01-18 | Storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60150089A true JPS60150089A (en) | 1985-08-07 |
JPH0640260B2 JPH0640260B2 (en) | 1994-05-25 |
Family
ID=11614157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59005545A Expired - Lifetime JPH0640260B2 (en) | 1984-01-18 | 1984-01-18 | Storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0640260B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63121946A (en) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | Memory access control circuit |
JPS63236082A (en) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | Display memory control circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52127A (en) * | 1975-06-23 | 1977-01-05 | Nippon Telegr & Teleph Corp <Ntt> | Multi-layer memory |
JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
JPS57155585A (en) * | 1981-03-20 | 1982-09-25 | Tokyo Shibaura Electric Co | Memory selector for indication |
JPS5810135U (en) * | 1981-07-13 | 1983-01-22 | 横河電機株式会社 | graphic display device |
-
1984
- 1984-01-18 JP JP59005545A patent/JPH0640260B2/en not_active Expired - Lifetime
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JPS52127A (en) * | 1975-06-23 | 1977-01-05 | Nippon Telegr & Teleph Corp <Ntt> | Multi-layer memory |
JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
JPS57155585A (en) * | 1981-03-20 | 1982-09-25 | Tokyo Shibaura Electric Co | Memory selector for indication |
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Cited By (2)
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JPS63121946A (en) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | Memory access control circuit |
JPS63236082A (en) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | Display memory control circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0640260B2 (en) | 1994-05-25 |
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Legal Events
Date | Code | Title | Description |
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EXPY | Cancellation because of completion of term |