JPS60200616A - 受光回路 - Google Patents
受光回路Info
- Publication number
- JPS60200616A JPS60200616A JP5700584A JP5700584A JPS60200616A JP S60200616 A JPS60200616 A JP S60200616A JP 5700584 A JP5700584 A JP 5700584A JP 5700584 A JP5700584 A JP 5700584A JP S60200616 A JPS60200616 A JP S60200616A
- Authority
- JP
- Japan
- Prior art keywords
- photodetecting
- type fet
- light
- time
- depression type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/94—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the way in which the control signals are generated
- H03K17/941—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the way in which the control signals are generated using an optical detector
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は光スィッチなどの受光回路に関するものである
。
。
［背景技術１
一般に７オトダイオードの光起電力によってスイッチン
グ回路の初段のＦＥＴを駆動する場合に、ＦＥＴのデー
ト、ソース間の静電容量によって受光回路の応答特性が
制約される。いまＦＥＴの入カインビーグンスを静電容
量に置き換えると、受光回路は第１図のような等何回路
で表すことができる。第１図において、ダイオード１に
光が照射されてからコンデンサ２の両端電圧が一定値に
達するまでのオン時間は、光の強さすなわちダイオード
１を流れる光電流とコンデンサ２の容量とで決まり、オ
フ時間はコンデンサ２の容量とダイオード１の順方向抵
抗とで決まる。一般にダイオードは一定の順方向電圧以
下で高抵抗を示すが、受光ダイオードで充電された電荷
が受光ダイオードを通じて放電される場合の電圧はこの
高抵抗の範囲にあるので、第１図の回路ではオフ時間が
着しく長くなるという問題がある。
グ回路の初段のＦＥＴを駆動する場合に、ＦＥＴのデー
ト、ソース間の静電容量によって受光回路の応答特性が
制約される。いまＦＥＴの入カインビーグンスを静電容
量に置き換えると、受光回路は第１図のような等何回路
で表すことができる。第１図において、ダイオード１に
光が照射されてからコンデンサ２の両端電圧が一定値に
達するまでのオン時間は、光の強さすなわちダイオード
１を流れる光電流とコンデンサ２の容量とで決まり、オ
フ時間はコンデンサ２の容量とダイオード１の順方向抵
抗とで決まる。一般にダイオードは一定の順方向電圧以
下で高抵抗を示すが、受光ダイオードで充電された電荷
が受光ダイオードを通じて放電される場合の電圧はこの
高抵抗の範囲にあるので、第１図の回路ではオフ時間が
着しく長くなるという問題がある。
第２図は上述のオフ時間を短くするために、コンデンサ
２と並列に抵抗３を接続したものである。
２と並列に抵抗３を接続したものである。
この回路では、コンデンサ２の放電電流が受光ダイオー
ド１と抵抗３との並列抵抗を流れるので、オフ時間が短
くなる反面、オン時には光電流が抵抗３にも分流するの
で、コンデンサ２の充電所要時間すなわちオン時間が長
くなってしまうと−）う問題がある。
ド１と抵抗３との並列抵抗を流れるので、オフ時間が短
くなる反面、オン時には光電流が抵抗３にも分流するの
で、コンデンサ２の充電所要時間すなわちオン時間が長
くなってしまうと−）う問題がある。
［発明の目的Ｊ
本発明はこのような点に鑑み為されたものであり、その
目的とするところは、オン時には第１図に示すようにコ
ンデンサ２と並列の抵抗が存在せず、オフ時には第２図
に示すように受光ダイオード１に並列に抵抗が入るよう
な回路を実現し、応答特性の良好な受光回路を提供する
にある。
目的とするところは、オン時には第１図に示すようにコ
ンデンサ２と並列の抵抗が存在せず、オフ時には第２図
に示すように受光ダイオード１に並列に抵抗が入るよう
な回路を実現し、応答特性の良好な受光回路を提供する
にある。
［発明の開示］
しかして本発明受光回路は、第１の受光ダイオードの両
端をスイッチング回路の入力端に接続すると共に、上記
入力端と並列に第１のディブレジョン型ＦＥＴを接続し
、上記ＦＥＴのゲート、ソース間に第２の受光ダイオー
ドとゲート、ソース間を短絡した第２のディブレジョン
型ＦＥＴとの並列回路を接続したものであり、受光時に
は第１のディブレジョン型Ｆ Ｅ Ｔのデートに第２の
受光ダイオードの光起電力を加えて直ちにこれをオフ状
態にし、光遮断時には第２のディプレジタン型ＦＥＴを
通じて第１のディブレジョン型ＦＥＴのデートに蓄積さ
れている電荷を放電させることにより、ｆＪＩＪｌのデ
ィブレジョン型ＦＥＴを速やかにオン状態に復帰させる
ようにしたものである。
端をスイッチング回路の入力端に接続すると共に、上記
入力端と並列に第１のディブレジョン型ＦＥＴを接続し
、上記ＦＥＴのゲート、ソース間に第２の受光ダイオー
ドとゲート、ソース間を短絡した第２のディブレジョン
型ＦＥＴとの並列回路を接続したものであり、受光時に
は第１のディブレジョン型Ｆ Ｅ Ｔのデートに第２の
受光ダイオードの光起電力を加えて直ちにこれをオフ状
態にし、光遮断時には第２のディプレジタン型ＦＥＴを
通じて第１のディブレジョン型ＦＥＴのデートに蓄積さ
れている電荷を放電させることにより、ｆＪＩＪｌのデ
ィブレジョン型ＦＥＴを速やかにオン状態に復帰させる
ようにしたものである。
以下本発明を第３図の実施例に基づいて詳述する。同図
においても第１図と同様に、受光ダイオード１の接続さ
れるスイッチング回路の入力インピーダンスをコンデン
サ２で代表させている。スイッチング回路の入力端には
Ｎチャンネルのディブレジョン型ＦＥＴ４が並列接続さ
れ、このＦＥＴ４のデート、ソース間に第２の受光ダイ
オード５とゲート、ソース間を短絡した第２のＮチャン
ネルディプレジクン型ＦＥＴ６との並列回路が接続され
ている。
においても第１図と同様に、受光ダイオード１の接続さ
れるスイッチング回路の入力インピーダンスをコンデン
サ２で代表させている。スイッチング回路の入力端には
Ｎチャンネルのディブレジョン型ＦＥＴ４が並列接続さ
れ、このＦＥＴ４のデート、ソース間に第２の受光ダイ
オード５とゲート、ソース間を短絡した第２のＮチャン
ネルディプレジクン型ＦＥＴ６との並列回路が接続され
ている。
第３図に示した本発明回路の動作を説明するために、第
４図に原理図を示した。同図において、ディブレジョン
型ＦＥＴ４は第２図の抵抗３の代わりに挿入されたもの
であり、受光時には第２の受光ダイオード５の光起電力
によってＦＥＴ４が直ちにオフ状態となるので、オン時
間は第１図の回路とほぼ同等であり、光遮断時にはＦＥ
Ｔ４のゲートに加えられていた光起電力が零となるので
Ｅ’ Ｅ Ｔ ４がオン状態となって、コンデンサ２の
電荷を速やかに放電させることができる。しかしこの場
合にも僅かではあるがＦＥＴ４のデートに電荷が蓄積さ
れており、この電荷を放電させるために抵抗７を接続す
る必要がある。この抵抗７が受光時におけるダイオード
５の光電流を分流させてＦ’ Ｅ Ｔ ４のゲート電圧
の立ち上がりを遅らせる結果、入力端電圧の立ち上がり
を遅らせる原因となる。
４図に原理図を示した。同図において、ディブレジョン
型ＦＥＴ４は第２図の抵抗３の代わりに挿入されたもの
であり、受光時には第２の受光ダイオード５の光起電力
によってＦＥＴ４が直ちにオフ状態となるので、オン時
間は第１図の回路とほぼ同等であり、光遮断時にはＦＥ
Ｔ４のゲートに加えられていた光起電力が零となるので
Ｅ’ Ｅ Ｔ ４がオン状態となって、コンデンサ２の
電荷を速やかに放電させることができる。しかしこの場
合にも僅かではあるがＦＥＴ４のデートに電荷が蓄積さ
れており、この電荷を放電させるために抵抗７を接続す
る必要がある。この抵抗７が受光時におけるダイオード
５の光電流を分流させてＦ’ Ｅ Ｔ ４のゲート電圧
の立ち上がりを遅らせる結果、入力端電圧の立ち上がり
を遅らせる原因となる。
そこで本発明は上記の抵抗７の代わりに第３図のように
デート、ソース間を短絡したディブレジョン型Ｆ Ｅ
Ｔ ６を用いたものである。ディプレショ；・型ＦＥＴ
の電圧−電流曲線は第５図に示すように飽和特性を示す
ので、受光時の電圧ｖｌでは単なる抵抗器よりも高い抵
抗を示し、それよりも低い光遮断時の電圧ｖ２では低い
抵抗となって放電電流を多く流すことができるのである
。
デート、ソース間を短絡したディブレジョン型Ｆ Ｅ
Ｔ ６を用いたものである。ディプレショ；・型ＦＥＴ
の電圧−電流曲線は第５図に示すように飽和特性を示す
ので、受光時の電圧ｖｌでは単なる抵抗器よりも高い抵
抗を示し、それよりも低い光遮断時の電圧ｖ２では低い
抵抗となって放電電流を多く流すことができるのである
。
［発明の効果１
以上のように本発明においては、常閉タイプのディブレ
ジョン型ＦＥＴの特性を巧みに利用し、受光時には第１
のディブレジョン型ＦＥＴ４のゲートに第２の受光ダイ
オード５による光起電力を加えることによって、直ちに
このＦＥＴをオフ状態にし、この時ＦＥＴ４のゲート、
ソース間に接続されている第２のディブレジョン型ＦＥ
Ｔ６は比較的高抵抗を示すので、このＦＥＴ６がＦＥＴ
４のデート電圧の立ち上がり時間に影響を及ぼすことは
殆どあり得ず、したがって第１図の基本回路とほぼ同等
のオン時間が期待でき、また光遮断時には、比較的低抵
抗を示すＦＥＴ６がＦＥＴ４のデートに蓄積されている
僅かの電荷を放電させて速やかにＦＥＴ４をオン状態に
復帰させ、それによってコンデンサ２の電荷は直ちにＦ
ＥＴ４を通じて放電するので、第２図の基本回路とほぼ
同等のオフ時間を期待することができるのである。
ジョン型ＦＥＴの特性を巧みに利用し、受光時には第１
のディブレジョン型ＦＥＴ４のゲートに第２の受光ダイ
オード５による光起電力を加えることによって、直ちに
このＦＥＴをオフ状態にし、この時ＦＥＴ４のゲート、
ソース間に接続されている第２のディブレジョン型ＦＥ
Ｔ６は比較的高抵抗を示すので、このＦＥＴ６がＦＥＴ
４のデート電圧の立ち上がり時間に影響を及ぼすことは
殆どあり得ず、したがって第１図の基本回路とほぼ同等
のオン時間が期待でき、また光遮断時には、比較的低抵
抗を示すＦＥＴ６がＦＥＴ４のデートに蓄積されている
僅かの電荷を放電させて速やかにＦＥＴ４をオン状態に
復帰させ、それによってコンデンサ２の電荷は直ちにＦ
ＥＴ４を通じて放電するので、第２図の基本回路とほぼ
同等のオフ時間を期待することができるのである。
このように本発明によれば、きわめて簡単な回路構成に
よって応答性の良い受光回路を提供し得るという利点が
ある。
よって応答性の良い受光回路を提供し得るという利点が
ある。
第１図および第２図は受光回路の基本回路を示したもの
であり、第３図は本発明の一実施例を示す回路図、第４
図は同上の原理説明図、第５図は同上の動作説明図であ
る。 １は第１の受光ダイオード、２はコンデンサ、３は抵抗
、４は第１のディブレジョン型Ｆ Ｅ ”ｒ、５は第２
の受光ダイオード、６は第２のディブレジョン型Ｆ Ｅ
Ｔ、７は抵抗。 代理人 弁理士 石 １）長 七 第１図 第２図 第３図
であり、第３図は本発明の一実施例を示す回路図、第４
図は同上の原理説明図、第５図は同上の動作説明図であ
る。 １は第１の受光ダイオード、２はコンデンサ、３は抵抗
、４は第１のディブレジョン型Ｆ Ｅ ”ｒ、５は第２
の受光ダイオード、６は第２のディブレジョン型Ｆ Ｅ
Ｔ、７は抵抗。 代理人 弁理士 石 １）長 七 第１図 第２図 第３図
Claims (1)
- （１）１８１の受光用グイオードの両端をスイッチング
回路の入力端に接続すると共に、上記入力端と並列に第
１のディブレジョン型ＦＥＴを接続し、上記ＦＥＴのデ
ート、ソース間に第２の受光ダイオードとデート、ソー
ス間を短絡した第２のディブレジョン型Ｆ Ｅ Ｔとの
並列回路を接続して成ることを特徴とする受光回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5700584A JPS60200616A (ja) | 1984-03-24 | 1984-03-24 | 受光回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5700584A JPS60200616A (ja) | 1984-03-24 | 1984-03-24 | 受光回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200616A true JPS60200616A (ja) | 1985-10-11 |
Family
ID=13043343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5700584A Pending JPS60200616A (ja) | 1984-03-24 | 1984-03-24 | 受光回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654905A1 (en) * | 1993-11-22 | 1995-05-24 | AT&T Corp. | Fet-based optical receiver |
-
1984
- 1984-03-24 JP JP5700584A patent/JPS60200616A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654905A1 (en) * | 1993-11-22 | 1995-05-24 | AT&T Corp. | Fet-based optical receiver |
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