JPS60196957A - 集積回路 - Google Patents
集積回路Info
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- JPS60196957A JPS60196957A JP5301284A JP5301284A JPS60196957A JP S60196957 A JPS60196957 A JP S60196957A JP 5301284 A JP5301284 A JP 5301284A JP 5301284 A JP5301284 A JP 5301284A JP S60196957 A JPS60196957 A JP S60196957A
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- JP
- Japan
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- integrated circuit
- circuit
- semiconductor substrate
- external integrated
- circuit chip
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、マスタースライス方式で形成される論理回路
を含む集積回路に門し、特に論理ゲート回路以外の回路
を含む外部集積回路チップを付加することができるよう
にした集積回路に関する〇（従来技術） 従来、半導体基板にトランジスタを規則的に配列して基
本論理ゲート回路’ｃ Ｉｆ’Ｊ成しておき、配線の仕
方によって所望の論理回路を得るマスタースライス方式
の集積回路の製造方法が広く用いられている。
を含む集積回路に門し、特に論理ゲート回路以外の回路
を含む外部集積回路チップを付加することができるよう
にした集積回路に関する〇（従来技術） 従来、半導体基板にトランジスタを規則的に配列して基
本論理ゲート回路’ｃ Ｉｆ’Ｊ成しておき、配線の仕
方によって所望の論理回路を得るマスタースライス方式
の集積回路の製造方法が広く用いられている。
マスタースライス方式の集積回路は、かなシ多くのｆＩ
ｉＪｉ ６４の回路を自由に４１９成することができる
ように作られているので、設計及び製造に要する工数と
時間とが節約できるという大きな利点を有しているが、
品種によっては使われない素子が沢山でてきて素子利用
率が極めて悪くなるという欠点もある。例えは、Ｈ，Ａ
Ｍ、ＲＯＭ、ＰＬＡ 等の記憶回路とその周辺制御回路
をも構成できるように作られているマスタースライスを
用いて記憶回路を必要としない論理ゲート回路を作った
場合、使われない素子が多数でき、素子利用率が低下し
、その分だけチップ■１拍を無駄にするのみならず、使
用されない素子を迂回した配線を行うために抵抗、イン
ダクタンスのす、イ大力どの性能低下を生ずるという欠
点があった。
ｉＪｉ ６４の回路を自由に４１９成することができる
ように作られているので、設計及び製造に要する工数と
時間とが節約できるという大きな利点を有しているが、
品種によっては使われない素子が沢山でてきて素子利用
率が極めて悪くなるという欠点もある。例えは、Ｈ，Ａ
Ｍ、ＲＯＭ、ＰＬＡ 等の記憶回路とその周辺制御回路
をも構成できるように作られているマスタースライスを
用いて記憶回路を必要としない論理ゲート回路を作った
場合、使われない素子が多数でき、素子利用率が低下し
、その分だけチップ■１拍を無駄にするのみならず、使
用されない素子を迂回した配線を行うために抵抗、イン
ダクタンスのす、イ大力どの性能低下を生ずるという欠
点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、半導体基板内に論
理ゲート回路のみを含み、必要に応じて□論理ゲート回
路以外の回路を含む外部集積回路チップを付加せしめる
ことによシ素子利用率を向上させ、チップ面積を縮小し
、低コストで汎用性のある集積回路を提供することにあ
る。
理ゲート回路のみを含み、必要に応じて□論理ゲート回
路以外の回路を含む外部集積回路チップを付加せしめる
ことによシ素子利用率を向上させ、チップ面積を縮小し
、低コストで汎用性のある集積回路を提供することにあ
る。
（発明の構成）
本発明の第１の発明の集積回路は、半導体基板に規則的
に配列されたトランジスタから成る複数個の基本論理ゲ
ート回路と、前記半導体基板を収納するケースの入出力
端子とを接続を行うため前記半導体基板に設けられた入
出力端子接続用パッドと、前記基本論理ゲート回路を接
続して構成される内部論理回路の入力端及び出力端に接
続しかつ外部集積回路チップの接続用パッドと対応して
゛前記半導体基板に設けられた外部采積回路チップ接
続用パッドとを含んで構成される。
に配列されたトランジスタから成る複数個の基本論理ゲ
ート回路と、前記半導体基板を収納するケースの入出力
端子とを接続を行うため前記半導体基板に設けられた入
出力端子接続用パッドと、前記基本論理ゲート回路を接
続して構成される内部論理回路の入力端及び出力端に接
続しかつ外部集積回路チップの接続用パッドと対応して
゛前記半導体基板に設けられた外部采積回路チップ接
続用パッドとを含んで構成される。
本発明の第２の発明の集積回路は、半導体基板に規則的
に配列されたトランジスタから成る複数個の基本論理ゲ
ート回路と、前記半導体基板を収納するケースの入出力
端子とを接続を行うため前−肥土２！フ、休基板に設け
られた入出力端子接続用パッドと、前記基本論理ゲート
回路を接続して構成される内部論理回路の入力端及び出
力端に接続しかつ外部シ１）積回路チップの接続用パッ
ドと対応して前記半導体基板に設けられた外部集積回路
チップ接続用パッドとを含む集積回路の前記外部集積回
路チップ接続用パッドＩＩＣ前記外部集積回路チップ接
続用パッド７／を接続することによシ構成される。
に配列されたトランジスタから成る複数個の基本論理ゲ
ート回路と、前記半導体基板を収納するケースの入出力
端子とを接続を行うため前−肥土２！フ、休基板に設け
られた入出力端子接続用パッドと、前記基本論理ゲート
回路を接続して構成される内部論理回路の入力端及び出
力端に接続しかつ外部シ１）積回路チップの接続用パッ
ドと対応して前記半導体基板に設けられた外部集積回路
チップ接続用パッドとを含む集積回路の前記外部集積回
路チップ接続用パッドＩＩＣ前記外部集積回路チップ接
続用パッド７／を接続することによシ構成される。
ここで、外部集積回路チップは論理ゲート回路以外の回
路に＝ｂんでいるものとする。
路に＝ｂんでいるものとする。
（実施例）
次に、本発明のツこが１１例について図面を用いて説明
する。
する。
第１図は不沈１の発明の実施例の斜視図である。
この実施例は、半導体基板ｌに規則的に配列されたトラ
ンジスタから成る複数個の基本論理ゲート回路（図示せ
ず）と、半導体基板ｌを収納するケースの入出力端子と
を接続を行うために牛導体基＆１に設けられた入出力端
子接続用パッド２と、前記基本論理ゲート回路を接続し
て構成される内部論理回路の入力端及び出力端に接続し
かつ外部集積回路チップの接続用パッドと対応して半導
体基板ｌに設けられた外部集積回路チップ接続用パッド
３とを含んで構成される。尚、図で４，５はドライバー
レシーバ−”Ｃ’ ６７）。
ンジスタから成る複数個の基本論理ゲート回路（図示せ
ず）と、半導体基板ｌを収納するケースの入出力端子と
を接続を行うために牛導体基＆１に設けられた入出力端
子接続用パッド２と、前記基本論理ゲート回路を接続し
て構成される内部論理回路の入力端及び出力端に接続し
かつ外部集積回路チップの接続用パッドと対応して半導
体基板ｌに設けられた外部集積回路チップ接続用パッド
３とを含んで構成される。尚、図で４，５はドライバー
レシーバ−”Ｃ’ ６７）。
第２図は不沈２の発明を適用して実現しようとする論理
回路のブロック図である。
回路のブロック図である。
この回路１０を構成している選択回路１２、演算回路１
３、レジスタ１４は不沈１の発明による集積回路のマス
タースライスを使用することによシ容易に製造できる。
３、レジスタ１４は不沈１の発明による集積回路のマス
タースライスを使用することによシ容易に製造できる。
しかし、このマスタースライスには几ＡＭ１６を構成す
るようには出来ていないから几ＡＭ１６を含む外部集積
回路チップ１６′を付加するのである。
るようには出来ていないから几ＡＭ１６を含む外部集積
回路チップ１６′を付加するのである。
第３図ｔａ＞ ｔ ｔｂ）は不沈２の発明の一実施例を
製造する手順を説明するための工程順に示した斜視図及
び側面図である。
製造する手順を説明するための工程順に示した斜視図及
び側面図である。
まず、第３１ｇ１（ａ）に示すように、第１図に示した
半導体基板１抄配ｌ１ｌｉＩを施して選択回路１２、演
算回路１３・レジスタ１４ｉｃ’ｃ成する。次に、ＲＡ
Ｍ１６が形成されている外部集積回路チップ１６′ヲ作
る。チップ１６′には接続用パッド１７が設けられてい
る。
半導体基板１抄配ｌ１ｌｉＩを施して選択回路１２、演
算回路１３・レジスタ１４ｉｃ’ｃ成する。次に、ＲＡ
Ｍ１６が形成されている外部集積回路チップ１６′ヲ作
る。チップ１６′には接続用パッド１７が設けられてい
る。
次に、第３図（ｂｌに示すように、外部隼積回路チップ
接続用パッド３と、外部集積回路チップ１６′の接続パ
ッド１７とを半田１８を用いて接続する。
接続用パッド３と、外部集積回路チップ１６′の接続パ
ッド１７とを半田１８を用いて接続する。
このようにして、第２図に示す回路１０を実現すること
ができる。
ができる。
上記実施例では、外部隼積回路チップ１６’にはＲ，Ａ
Ｍが形成されているが、外部集積回路チップ１６′に形
成されるものはこれに限定されず、ＲＯＭ。
Ｍが形成されているが、外部集積回路チップ１６′に形
成されるものはこれに限定されず、ＲＯＭ。
ＰＬＡその他の記憶回路やマイクロプロセッサのような
回路などのように、半導体基板１に形成されている基本
論理ゲート回路で４′１ケ成できない回路であれば良い
。
回路などのように、半導体基板１に形成されている基本
論理ゲート回路で４′１ケ成できない回路であれば良い
。
（発明の効果）
以上説明したように、本発明によれは半導体基板内に論
理ゲート回路のみを含み、必要に応じて論理ゲート回路
以外の回路を含む外部集積回路チップを付加せしめるこ
とができるようにし、素子利用率を向上させ、チップ面
積を縮小し、低コストで汎用性のある年債回路を得るこ
とができるという効果が得られる。 ゛
理ゲート回路のみを含み、必要に応じて論理ゲート回路
以外の回路を含む外部集積回路チップを付加せしめるこ
とができるようにし、素子利用率を向上させ、チップ面
積を縮小し、低コストで汎用性のある年債回路を得るこ
とができるという効果が得られる。 ゛
第１図は本箱１の発明の一実施例の斜視図、第２図は本
箱２の発明によシ実現しようとする回路のブロック図、
第３図にｌ） 、 （ｂＪは本箱２の発明の一実施例を
製造する手）ＶＡを説明するだめの工程順に示した斜視
図及び側面図である。 １・・・・・・半導体基板、２・・・・・・入出力端子
接続用パッド、３・・・・・・外部集積回路チップ接続
用パッド、４．５・・・・・・ドライバーレシーバ−１
１１・・・・・・端子、１２・・・・・・選択回路、１
３・・・・・・演η６回路、１４・・・・・・レジスタ
、１５・・・・・・端子、１６・・・・・・ＲＡＭ、１
６’・・・・・・外部集積回路チップ、１７・・・・・
・接続用パッド、１８・・・・・半田。
箱２の発明によシ実現しようとする回路のブロック図、
第３図にｌ） 、 （ｂＪは本箱２の発明の一実施例を
製造する手）ＶＡを説明するだめの工程順に示した斜視
図及び側面図である。 １・・・・・・半導体基板、２・・・・・・入出力端子
接続用パッド、３・・・・・・外部集積回路チップ接続
用パッド、４．５・・・・・・ドライバーレシーバ−１
１１・・・・・・端子、１２・・・・・・選択回路、１
３・・・・・・演η６回路、１４・・・・・・レジスタ
、１５・・・・・・端子、１６・・・・・・ＲＡＭ、１
６’・・・・・・外部集積回路チップ、１７・・・・・
・接続用パッド、１８・・・・・半田。
Claims (3)
- （１）半導体基板に規則的に配列されたトランジスタか
ら成る複数個の基本論理ゲート回路と、前記半導体基板
全収納するケースの入出力端子とを接続を行うため前記
半導体基板に設けられた入出力端子接続用パッドと、前
記基本論理ゲート回路を接続して６４成される内部論理
回路の入力端及び出力端に接続しかつ外部集積回路チッ
プの接続用パッドと対応して前記半導体基板に設けられ
た外部集積回路チップ接続用パッドとを含むことを特徴
とする集積回路。 - （２）半導体基板に規則的に配列されたトランジスタか
ら成る複数個の基本論理ゲート回路と、前記半導体基板
を収納するケースの入出力端子とを接続を行うための前
記半導体基板に設けられた入出力端子接続用パッドと、
前記基本論理ゲート回路を接続して構成される内部論理
回路の入力端及び出力端に接続しかつ外部県債回路チッ
プの接続用パッドと対応して前記半導体基板に設けられ
た外部集積回路チップ接続用パッドとを含む集積回路の
前記外部集積回路チップ接続用パッドに前記外部集積回
路チップの接続用パッドｌを接続したことを特徴とする
集積回路。 - （３）外部集積回路チップが論理ゲート回路以外の回路
を含む特許請求の範囲第（１）項または第（２）項記載
の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301284A JPS60196957A (ja) | 1984-03-19 | 1984-03-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301284A JPS60196957A (ja) | 1984-03-19 | 1984-03-19 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196957A true JPS60196957A (ja) | 1985-10-05 |
Family
ID=12930990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301284A Pending JPS60196957A (ja) | 1984-03-19 | 1984-03-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444046A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Functional cluster chip |
-
1984
- 1984-03-19 JP JP5301284A patent/JPS60196957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444046A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Functional cluster chip |
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