JPS60195677A - リアルタイム文字間引きシステム - Google Patents
リアルタイム文字間引きシステムInfo
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- JPS60195677A JPS60195677A JP60033652A JP3365285A JPS60195677A JP S60195677 A JPS60195677 A JP S60195677A JP 60033652 A JP60033652 A JP 60033652A JP 3365285 A JP3365285 A JP 3365285A JP S60195677 A JPS60195677 A JP S60195677A
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- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V30/00—Character recognition; Recognising digital ink; Document-oriented image-based pattern recognition
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- G06V30/16—Image preprocessing
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- Character Input (AREA)
- Character Discrimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、イメージ処理に関し、特にリアルタイムの文
字の間引き（ｔｈｉｎｎｉｎｇ） 操作のためのシステ
ムに関する。 一般に、ある文字が走査されて分析されるべぎ特徴が検
出された後、検出されたイメージ（ＯＣＲ装置における
文字）が認識のためメモリーに格納されたマスクと比較
される。もし検出されたイメージとこのマスクの間に充
分な対応があるならば、この文字は認識される。しかし
、光学的な文字認識およびロボット・システムにおける
イメージのコンピュータによる翻訳を容易にするｙ、：
メ’ｒメージの前処理の間あるイメージの骨組を発見す
ることが望ましいことであると長い間認識されてきた。 今日の間引き法は、間引きに先立ち最初に文字全体の検
出および分離を必要とする。例えば、 Ｏｋａ等の１９
７４年１１月５日発行の米国特許第３８４６．７５４号
、１９７６年２月２４日発行のＢｅｕｎの同第３，９４
０，７３７号、１９７６年８月１７日発行のＢｅｕｎ等
の同第３１９７５．７０９号、１９７７年７月５日発行
のＳａｖａｇａ等の同第４．０３４，３４４号、１９７
８年９月１９日発行の１切の同第４１１へ７６０号、１
９７９年７月２４日発行のＳｕの同第４１６２．４８２
号を照合されたい。その後、イメージの骨組を発見する
ため縁部の傾斜、線の距離等の発見を含む複雑な計算が
検出され１こイメージについて行なわれる。このような
手法においては、間引きの長所の１つ、即ち線の発見お
よび文字になるような線のセグメンテーションの補佐は
用いられない。 １９６７年８月２９日発行の５ｈｅｌｔｏｎ Ｊｒ、等
の米国特許第３．３３９．１９７９号は、連続性に対し
ては必要でない全てのピクセル（絵素）を排除すること
に基づ（イメージ間引き手法を開示している。 特に、１つのパターンは結合マトリックスと識別される
べきパターンについて繰返し演算を行なうことにより得
られる。結合マトリックスによる入カバターンについて
の演算結果は、ある張出し部の両側における中心値およ
び比較的低い値に沿って比較的高い値の張出し部を有す
る出カバターンを生じることにある。交点および終端点
もまＴこ、この張出し部に沿った値の相対的な振幅によ
り決定することができる。このような間引き法は次定崗
的でもな（あるいはあらゆるものに適合し得るものでも
なく、り１」えばあるポテンショメータのＡ脩による異
なる文字に対する保存値における調整を必要とする。 本発明の目的は、リアルタイムな文字間引きシステムの
提供にある。 本発明の別の目的は、ビデオ信号速度における文字間引
き法のためのリアルタイム・システムの提供にある。 本発明の更に別の目的は、構築が簡単かつ経済的である
文字間引き法のためのリアルタイム・システムの提供に
ある。 本発明の他の目的は、処理量を最大化する文字間引きの
ためのリアルタイム・システムの提供ニある。 要約すれば１本発明によれば、間引きされたイメージを
表わすビデオ出力信号が走査されたイメージの離散状態
の絵素（ピクセル）を表わすディジタル化されたビデオ
入力信号から提供され、その構成は、間引きされたイメ
ージの一部として保持されるべきピクセル、排出される
べきピクセルおよび間引きされたイメージの一部である
不確定なピクセルを識別するための繰込み（ｃｏｎｖｏ
ｌｖｅｒ）装置と、この繰込み装置と電気的に結合され
て不確定ピクセルのどれが捨象されるべきでありまたこ
の不確定ピクセルのどれが間引きされたイメージを表わ
すビデオ出力信号の一部として保持されるべきかを判定
するためのマトリックス・フィルタ装置とからなってい
る。 本発明の他の目的、特質および長所については。 図面と関連して以下の詳細な記述から明らかとなろう。 本発明の装置を詳細に論述する前に、「イメージ間引き
法」なる名称の関連する係属中の米国特許出願の開示内
容について簡単に考察することは有用であると考える。 この係属中の関連米国特許出願においては、垂直および
水平のピクセル・ストリングの繰込みおよびこれに対す
る加重関数の割当て操作について詳細に論述されている
。更に、同出願においては、ディジタル電子作用理論の
構成を容易にする１こめ、加重関数の係数を２の累乗（
幕）として選択することができることが指摘されている
。垂直および水平方向の各ピクセル・ストリングに対す
る加重繰込み法の適用は、間引きされるイメージの一部
即ち骨組みとして保存されるべき各ストリングの中心部
のピクセルを見出すものである。予め定めた記述子が保
存すべきピクセルを規定し、この記述子は分離され１こ
ストリングの中心部のピクセルならびに（３Ｘ３）の繰
込み操作毎に１つまたは２つのピクセルだけ分離された
隣接するピクセル・ストリングを含んでいる。 更に、保存されないピクセルおよび保存してもよい不確
定なピクセルは識別される。 加重繰込み手法から得られる情報は、各不確定ビクセル
を囲むピクセルの近傍から慎成されるマトリックスに便
って間引きされたイメージに対する不確定なピクセルの
あるものを保管するマトリックス・フィルタに対して加
えられる。この近傍は、下のイメージの骨組みに属さな
いピクセルを排除しかつ間引きされたイメージにおける
途絶または穴を生じることを避けるため実験的に決定さ
れる。好都合にも、マトリックス・フィルタは多数回用
いられて各用途において骨組みから不確定なピクセルを
排除することができる。あるいはまた、複数の異なる並
列のマトリックス・フィルタを用いてその値およびその
（３Ｘ３）の近傍におけるピクセルの値に従って一回各
ピクセルな即時フィルタすることにより、間引き操作の
速度を増加させる。必要に応じて、別の加重された繰込
み操作を以降のフィルタ操作により間引きされたイメー
ジについて行なうことができる。しかし、もしフィルタ
操作の後新たな繰込み操作を加えるならば、零でない全
てのピクセルが最初に１にされて新たに処理する２進イ
メージを有効に表わす。 （ＮｘＮ） なる加重を行なった繰込み操作（Ｎ以上、
Ｎ以下、左方にＮ個および右方にＮ個）の場合は、奇数
および偶数のピクセル・ストリングに対して保存される
べき中心部の記述子は下式の如く得られる。即ち、 長さが（Ｌ＝２ｊ＋１）なる奇数個のピクセルのストリ
ングにおいて（但し、ｊ＝０１．、（Ｎ−１））、保存
記述子Ｄｌ、、、Ｄ２ｊ＋ｌ として、（註）Ｐ７の式
を転記され１こい。 長さＬ＝２ｋ（ｋ＝１．２１５、Ｎ）を有する偶数スト
リングの場合は、 （註）Ｐ８の式を転記されたい。 このように１保存されるべき総数は下記の如（である。 即ち、 （全ての右側のＤｋ） Ｔ、（全ての寺ｊ＝０）千金てのｌｊ＞ｏ）＋または（
全ての左側のＤｋ） これは、記述子ＴＤ＝２２Ｎ−”＋１ Ｎ＝３の場合は。 ＴＤヰ３３ 実験的により、ある場合に間引きした文字に途切れが生
じる結果となることが判った。これを避けるため、２の
ピクセルの偶数のビクセル・ストリングが間引きなしに
保存される。これを行なうために、右側の間引きのため
の中心の記述子が保持されるように水平および垂直方向
の繰込み操作のための記述子が修正され、また記述子が
下記の如（どなるように左側の間引きの２ピクセル・ス
トリングに対する中心の記述子がこれに加算される。即
ち、■、３．５１７．９．１１，１７．１９．２１．２
３，２５．２７．２９．３３．３５．３７．３９゜４１
．４３．５７．５９．６１．６３．６５，６７．６９１
７１．７３．７５．８１．８３，８５，８７，８９，９
１゜９３．９７．１０１，１０３，１０５，１０７．１
２５および１２７゜２つのピクセルを有するピクセルや
ストリングを保存するため加算されるこれらの記述子は
上記の下線で示されている。 繰込み操作が矩形（ＭｘＮ）である上側（但し、Ｍ、（
Ｎ、例えば３×２の繰込み操作）においては、水平方向
の記述子は前に述べた如（であり、垂直方向の記述子は
、２．３．５．９．１１．１５゜１７．１９，２１．２
９および３１である。 最後罠、係属中の関連する米国特許出願において述べｆ
こように、これ以上のこの間引き操作の場合には、二重
線の結合または重合線を排除する１こめに事後フィルタ
を間引きされたイメージに対して適用することができる
。 第１図においては、ピクセルの場所のマツプが番号２０
で示され、走査は矢印の方向に左から右へ進む。ＣＯＤ
アレーまたは他の周知のスキャナが、最初のピクセル
２２１例えば幅が１３μの正方形の寸法を有するピクセ
ルを規定するアレーの最初の素子から始めて、イメージ
例えばは−ジにおける英数字、郵便地域コード等を走査
し、このイメージを含む文書がＣＯＤアレーを通過する
に従い連続する各ピクセルを左から右へ走査を続行する
。このアレーにおける素子の個数Ｎおよびこのアレーに
より行なわれる走査回数Ｘに従って８列Ｎｏピクセルお
よびＸ行Ｎｏピクセルが存在する。 しかし、走査はどの方向にも行なうことができること、
また必要に応じて走査回数ならびにアレー内の素子数が
変比し得ることを理解すべきである。 第１図においてピクセルＰをピクセル・ストリングの中
心として、番号２４で示される水平方向および番号２６
で示される垂直方向の問題となる領域（ピクセル・スト
リング）に対するリアルタイムの３×３繰込み操作を有
効に行なうためには。 水平方向のピクセル即ちＰ−３、Ｐ−２、ｐ−１゜Ｐ、
Ｐ＋１、Ｐ＋２．Ｐ＋３が一緒に考察され、また垂直方
向のピクセル即ちＰ−３Ｎ、Ｐ−ｚＮ、Ｐ−Ｎ、Ｐ、Ｐ
＋Ｎ、Ｐ＋ ２Ｎ、Ｐ＋３Ｎが一緒に考察されなければ
ならない。 好都合なことには、これをリアルタイムに行なウタめに
は、第２図に示される如き繰込み回路３０を使用する。 この繰込み回路３ｏは、Ｎ個のピクセルによりビデオ入
力信号を格納してこれを表示するための複数のシフト・
レジスタを含んでいる。特に、最初に第１図における垂
直領域２６について考察すると、ピクセル（Ｐ＋３Ｎ）
が垂直ＦＲＯＭに加えへれる時、Ｎビットのシフト・レ
ジスタ３４がこの垂直ＦＲＯＭ ３２に対してもピクセ
ルが加えられるその出力においてＣＰ＋２Ｎ）を生じる
。同時に、Ｎビットのシフト・レジスタ３４と電気的に
結合された別のＮビットのシフト・レジスタ３６が、こ
れもまた垂直ＦＲＯＭ３２に加えられるその出力におい
てピクセル（Ｐ＋Ｎ）を生じる。（Ｎ−４）ビットのシ
フト・レジスタ３８はＮビットのソフト・レジスタ３６
に対して電気的に結合され、その出力にピクセル（Ｐ＋
４）を生じる。Ｎ−４ビツトのシフト・レジスタ３８の
出力側と電気的に結合されているのは、８ビツトの並列
出力シフト・レジスタ４ｏでアル。この８ビツトの並列
の出力ソフト・レジスタ４０の出力ターミナル４２は、
ピクセルＰを生じる。出力ターミナル４２もまた垂直Ｆ
ＲＯＭ３２に対して加えられる。ま１こ、８ピントの並
列出力シフト・レジスタ４０の出力ターミナル４２と電
気的に結合されているのは、これもまた垂直ＦＲＯＭ
３２に対して加えられるピクセル（Ｐ−Ｎ）をその出力
側に生じる別のＮビットのシフト・レジスタ４４である
。Ｎピントのシフト・レジスタ４４の出力側には、これ
もま１こ垂直ＰＲＯＭ ３２に対して結合されるピクセ
ルＣＰ−２Ｎ）をその出力側に生じる別のＮビットのシ
フト・Ｖジメタ４６が結合される。 Ｎビットのシフト・レジスタ４６の出力倶ｊには、これ
また垂直Ｐ’ＲＯＭ３２と電気的に結合されるピクセル
（Ｐ−３Ｎ）をその出力側に生じる最後のＮビットのシ
フト・レジスタ４８が結合されている。このように、問
題となる全ての垂直方向のピクセル、即ちＰ＋３Ｎ、Ｐ
＋２Ｎ、Ｐ＋Ｎ、ｐ。 Ｐ−Ｎ％Ｐ−２Ｎ、Ｐ−３Ｎは、垂直のＦＲＯＭ３２に
同時に達することになる。 垂直のＦＲＯＭ ３２は、前述の如く垂直方向の繰込み
操作の中心部の記述子に対する１、およびそうでなけれ
ばＯＫよりプログラムされる。もしピクセルＰ＋３Ｎ、
Ｐ＋２Ｎ％Ｐ十Ｎ％Ｐ、Ｐ−Ｎ。 Ｐ−２Ｎ、Ｐ−３Ｎを表わす７つのビット数またはその
絹合せが１つの中心の記述子を表わすならば、垂直方向
のＦＲＯＭ ３２は、加算チップ５２０１つの出力側と
電気的に結合されたその出力ターミナル５０においてハ
イ（１）の状態の出力を生じる。 もしこの７つのビット数が中心の記述子を表わさなけれ
ば、ロー（０）の状態の出力が加算チップ５２に対して
加えられる。ヒ０クセル即ちビットＰもまた加算テップ
５２に対して第２の入力として与えられる。 加算チップ５２の第３の入力は水平方向のＦＲＯＭ５４
から与えられる。水平方向のＰＲＯＭ ５４は。 前述の如く、水平方向の繰込み操作の中心の記述子に対
してｌで、またそうでなければ０でプログラムされてい
る。水平方向のＦＲＯＭ５４は、Ｐ＋３、Ｐ＋２．Ｐ＋
１、Ｐ、ｐ−１，Ｐ−２、Ｐ−３を表わす８ビツトの並
列出力シフト・レジスタ４０かも７つの入力を受取る。 もしこれらのピクセルを表わす７つのビット数、もしく
はそのどんな組合せでも中心の記述子を表わすならば、
水平方向ＦＲＯＭ ５４は、加算チップ５２に対する第
３の入力側九対し電気的に結合されるその出力ターミナ
ル５１においてハイ（１）の出力を生じる。 加算チップ５２は、垂直方向ＦＲＯＭ ５ Ｑからの出
力信号、水平のＦＲＯＭ ５４からの出力信号および問
題となるピクセルＰ即ち中心のピクセルに対する出力信
号を加算する。加算チップ５２の出力ターミナル５６に
存在するその結果得られる出力は、０と３の間の値を有
することになる。もし加算チップ５２に対する全ての入
力がＯならばＯとなり、加算チップ５２に対する入力の
唯１つが１ならば１となり、加算チップ５２に対する入
力の２つだけが１ならば２となり、またもし加算チップ
５２に対する３つの全ての入力が１ならば３となる。加
算チップ５２の出力ターミナル５６においてＯの出力（
００）となるピクセルは対象される。 加算チップ５２の出力ターミナル５６における３なる出
力（１１）を生じるピクセルは保存されΔ。 加算テップ５２の出力ターミナル５６において１なる出
力（０１）または２なる出力（１０）を生じるピクセル
は、第３図のマトリックス・フィルタ回路６０により保
存できるかあるいはできない不確定ピクセルである。 第３図においては、ピクセルＰが保存されるべきかどう
かを決定するためには、ピクセルＰ−Ｎ−１、Ｐ−Ｎ、
Ｐ−Ｎ＋１．ｐ−ｉ、Ｐ＋ｌ、Ｐ＋Ｎ−１、Ｐ＋Ｎおよ
びＰ＋Ｎ＋１のその近傍６２が間引きマトリックスＦＲ
ＯＭ ６４に格納された二重入力テーブルと比較される
。間引きマトリックスＦＲＯＭ ６４に対してプログラ
ムされる二重人力テーブル７０が第１０図に示される。 二重人力テーブル７０は、値１まｋは２を有する各ピク
セルを囲む近傍６２０２つの４ビツトの値、または端数
から形成される。間引きマトリックスＦＲＯＭ ６４に
よれば、値１ま１こは２を有する繰込み回路３０の出力
からの出力は０％２まＴこは３に変換され、０は捨象さ
れ、３は保存され、２は不確定値である。 繰込み回路３０の出力側におけるＯであるピクセルは、
イメージの空白領域を表わし、０を保持しなければなら
ない。このように、マトリックス・フィルタ回路６０に
対して与えられるＯは値０を保持しなければならない。 これは、ＡＮＤ ゲート７２．７４によって行なわれる
。同様に、もし繰込み回路３０の出力が３ならば、これ
は値３を保持しなければならない。これは、ＡＮＤ ゲ
ート７２．７４に対して１つの入力を与えるＯＲゲー）
７６．７８によりそれぞれ行なわれる。あるピクセルに
対する繰込み回路３０の出力の出力が３であれば、ＡＮ
Ｄ ゲート８０に対する両入力がハイ（１１）となり、
その出力においてノｈイの信号を生じる。この信号は（
Ｎ＋１）ビットのシフト・レジスタ８２に対して加えら
れ、このレジスタは信号を遅延させてマトリックス・フ
ィルタ回路６０の残部により生じる遅れと整合させる。 、Ｎ＋１ビツトのシフト・レジスタ８２の出力は、 Ｏ
Ｒゲート７６．７８の各々に対して１つの入力を与える
。 １（０１） または２ （１０） の値を有する繰込み
回路３０かものピクセル出力は不確定ピクセルである。 前述の如く、これらのピクセルを保存するかどうかを判
定する際、周囲のビつてルの近傍６２が分析される。こ
の近傍は下記の如（得られる。即ち、近傍の最後のピク
セル、本例においては（Ｐ＋Ｎ＋１）がＯＲゲート８４
に対して加えられると、このＯＲゲート８４は２ビツト
の並列出力シフト・レジスタ８６およびＮビットのシフ
ト・レジスタ８８に対して加えられる／＼イの出力を生
じる。この２ビツトの並列出力シフト・レジスタ８６に
対する入力は５２ビツトの並列出力シフト・レジスタ８
６からの２つの出力と同様に、間引きマトリックスＦＲ
ＯＭ、６４に対して加えられる。Ｎビットのシフト・レ
ジスタ８８からの出力はＦＲＯＭ ６４に対して直接結
合されて、このＦＲＯＭに対して、まｙ、ｚ ＦＲＯＭ
６４に対して別の入力およびＡＮＤ ゲート７２％７
４に対して１つの入力な与える２ピントの並列出力シフ
ト・レジスタ９０に対して別の入力を与える。Ｎビット
のシフト・レジスタ８８の出力もまた、Ｎビットのシフ
ト・レジスタ９２に対し
字の間引き（ｔｈｉｎｎｉｎｇ） 操作のためのシステ
ムに関する。 一般に、ある文字が走査されて分析されるべぎ特徴が検
出された後、検出されたイメージ（ＯＣＲ装置における
文字）が認識のためメモリーに格納されたマスクと比較
される。もし検出されたイメージとこのマスクの間に充
分な対応があるならば、この文字は認識される。しかし
、光学的な文字認識およびロボット・システムにおける
イメージのコンピュータによる翻訳を容易にするｙ、：
メ’ｒメージの前処理の間あるイメージの骨組を発見す
ることが望ましいことであると長い間認識されてきた。 今日の間引き法は、間引きに先立ち最初に文字全体の検
出および分離を必要とする。例えば、 Ｏｋａ等の１９
７４年１１月５日発行の米国特許第３８４６．７５４号
、１９７６年２月２４日発行のＢｅｕｎの同第３，９４
０，７３７号、１９７６年８月１７日発行のＢｅｕｎ等
の同第３１９７５．７０９号、１９７７年７月５日発行
のＳａｖａｇａ等の同第４．０３４，３４４号、１９７
８年９月１９日発行の１切の同第４１１へ７６０号、１
９７９年７月２４日発行のＳｕの同第４１６２．４８２
号を照合されたい。その後、イメージの骨組を発見する
ため縁部の傾斜、線の距離等の発見を含む複雑な計算が
検出され１こイメージについて行なわれる。このような
手法においては、間引きの長所の１つ、即ち線の発見お
よび文字になるような線のセグメンテーションの補佐は
用いられない。 １９６７年８月２９日発行の５ｈｅｌｔｏｎ Ｊｒ、等
の米国特許第３．３３９．１９７９号は、連続性に対し
ては必要でない全てのピクセル（絵素）を排除すること
に基づ（イメージ間引き手法を開示している。 特に、１つのパターンは結合マトリックスと識別される
べきパターンについて繰返し演算を行なうことにより得
られる。結合マトリックスによる入カバターンについて
の演算結果は、ある張出し部の両側における中心値およ
び比較的低い値に沿って比較的高い値の張出し部を有す
る出カバターンを生じることにある。交点および終端点
もまＴこ、この張出し部に沿った値の相対的な振幅によ
り決定することができる。このような間引き法は次定崗
的でもな（あるいはあらゆるものに適合し得るものでも
なく、り１」えばあるポテンショメータのＡ脩による異
なる文字に対する保存値における調整を必要とする。 本発明の目的は、リアルタイムな文字間引きシステムの
提供にある。 本発明の別の目的は、ビデオ信号速度における文字間引
き法のためのリアルタイム・システムの提供にある。 本発明の更に別の目的は、構築が簡単かつ経済的である
文字間引き法のためのリアルタイム・システムの提供に
ある。 本発明の他の目的は、処理量を最大化する文字間引きの
ためのリアルタイム・システムの提供ニある。 要約すれば１本発明によれば、間引きされたイメージを
表わすビデオ出力信号が走査されたイメージの離散状態
の絵素（ピクセル）を表わすディジタル化されたビデオ
入力信号から提供され、その構成は、間引きされたイメ
ージの一部として保持されるべきピクセル、排出される
べきピクセルおよび間引きされたイメージの一部である
不確定なピクセルを識別するための繰込み（ｃｏｎｖｏ
ｌｖｅｒ）装置と、この繰込み装置と電気的に結合され
て不確定ピクセルのどれが捨象されるべきでありまたこ
の不確定ピクセルのどれが間引きされたイメージを表わ
すビデオ出力信号の一部として保持されるべきかを判定
するためのマトリックス・フィルタ装置とからなってい
る。 本発明の他の目的、特質および長所については。 図面と関連して以下の詳細な記述から明らかとなろう。 本発明の装置を詳細に論述する前に、「イメージ間引き
法」なる名称の関連する係属中の米国特許出願の開示内
容について簡単に考察することは有用であると考える。 この係属中の関連米国特許出願においては、垂直および
水平のピクセル・ストリングの繰込みおよびこれに対す
る加重関数の割当て操作について詳細に論述されている
。更に、同出願においては、ディジタル電子作用理論の
構成を容易にする１こめ、加重関数の係数を２の累乗（
幕）として選択することができることが指摘されている
。垂直および水平方向の各ピクセル・ストリングに対す
る加重繰込み法の適用は、間引きされるイメージの一部
即ち骨組みとして保存されるべき各ストリングの中心部
のピクセルを見出すものである。予め定めた記述子が保
存すべきピクセルを規定し、この記述子は分離され１こ
ストリングの中心部のピクセルならびに（３Ｘ３）の繰
込み操作毎に１つまたは２つのピクセルだけ分離された
隣接するピクセル・ストリングを含んでいる。 更に、保存されないピクセルおよび保存してもよい不確
定なピクセルは識別される。 加重繰込み手法から得られる情報は、各不確定ビクセル
を囲むピクセルの近傍から慎成されるマトリックスに便
って間引きされたイメージに対する不確定なピクセルの
あるものを保管するマトリックス・フィルタに対して加
えられる。この近傍は、下のイメージの骨組みに属さな
いピクセルを排除しかつ間引きされたイメージにおける
途絶または穴を生じることを避けるため実験的に決定さ
れる。好都合にも、マトリックス・フィルタは多数回用
いられて各用途において骨組みから不確定なピクセルを
排除することができる。あるいはまた、複数の異なる並
列のマトリックス・フィルタを用いてその値およびその
（３Ｘ３）の近傍におけるピクセルの値に従って一回各
ピクセルな即時フィルタすることにより、間引き操作の
速度を増加させる。必要に応じて、別の加重された繰込
み操作を以降のフィルタ操作により間引きされたイメー
ジについて行なうことができる。しかし、もしフィルタ
操作の後新たな繰込み操作を加えるならば、零でない全
てのピクセルが最初に１にされて新たに処理する２進イ
メージを有効に表わす。 （ＮｘＮ） なる加重を行なった繰込み操作（Ｎ以上、
Ｎ以下、左方にＮ個および右方にＮ個）の場合は、奇数
および偶数のピクセル・ストリングに対して保存される
べき中心部の記述子は下式の如く得られる。即ち、 長さが（Ｌ＝２ｊ＋１）なる奇数個のピクセルのストリ
ングにおいて（但し、ｊ＝０１．、（Ｎ−１））、保存
記述子Ｄｌ、、、Ｄ２ｊ＋ｌ として、（註）Ｐ７の式
を転記され１こい。 長さＬ＝２ｋ（ｋ＝１．２１５、Ｎ）を有する偶数スト
リングの場合は、 （註）Ｐ８の式を転記されたい。 このように１保存されるべき総数は下記の如（である。 即ち、 （全ての右側のＤｋ） Ｔ、（全ての寺ｊ＝０）千金てのｌｊ＞ｏ）＋または（
全ての左側のＤｋ） これは、記述子ＴＤ＝２２Ｎ−”＋１ Ｎ＝３の場合は。 ＴＤヰ３３ 実験的により、ある場合に間引きした文字に途切れが生
じる結果となることが判った。これを避けるため、２の
ピクセルの偶数のビクセル・ストリングが間引きなしに
保存される。これを行なうために、右側の間引きのため
の中心の記述子が保持されるように水平および垂直方向
の繰込み操作のための記述子が修正され、また記述子が
下記の如（どなるように左側の間引きの２ピクセル・ス
トリングに対する中心の記述子がこれに加算される。即
ち、■、３．５１７．９．１１，１７．１９．２１．２
３，２５．２７．２９．３３．３５．３７．３９゜４１
．４３．５７．５９．６１．６３．６５，６７．６９１
７１．７３．７５．８１．８３，８５，８７，８９，９
１゜９３．９７．１０１，１０３，１０５，１０７．１
２５および１２７゜２つのピクセルを有するピクセルや
ストリングを保存するため加算されるこれらの記述子は
上記の下線で示されている。 繰込み操作が矩形（ＭｘＮ）である上側（但し、Ｍ、（
Ｎ、例えば３×２の繰込み操作）においては、水平方向
の記述子は前に述べた如（であり、垂直方向の記述子は
、２．３．５．９．１１．１５゜１７．１９，２１．２
９および３１である。 最後罠、係属中の関連する米国特許出願において述べｆ
こように、これ以上のこの間引き操作の場合には、二重
線の結合または重合線を排除する１こめに事後フィルタ
を間引きされたイメージに対して適用することができる
。 第１図においては、ピクセルの場所のマツプが番号２０
で示され、走査は矢印の方向に左から右へ進む。ＣＯＤ
アレーまたは他の周知のスキャナが、最初のピクセル
２２１例えば幅が１３μの正方形の寸法を有するピクセ
ルを規定するアレーの最初の素子から始めて、イメージ
例えばは−ジにおける英数字、郵便地域コード等を走査
し、このイメージを含む文書がＣＯＤアレーを通過する
に従い連続する各ピクセルを左から右へ走査を続行する
。このアレーにおける素子の個数Ｎおよびこのアレーに
より行なわれる走査回数Ｘに従って８列Ｎｏピクセルお
よびＸ行Ｎｏピクセルが存在する。 しかし、走査はどの方向にも行なうことができること、
また必要に応じて走査回数ならびにアレー内の素子数が
変比し得ることを理解すべきである。 第１図においてピクセルＰをピクセル・ストリングの中
心として、番号２４で示される水平方向および番号２６
で示される垂直方向の問題となる領域（ピクセル・スト
リング）に対するリアルタイムの３×３繰込み操作を有
効に行なうためには。 水平方向のピクセル即ちＰ−３、Ｐ−２、ｐ−１゜Ｐ、
Ｐ＋１、Ｐ＋２．Ｐ＋３が一緒に考察され、また垂直方
向のピクセル即ちＰ−３Ｎ、Ｐ−ｚＮ、Ｐ−Ｎ、Ｐ、Ｐ
＋Ｎ、Ｐ＋ ２Ｎ、Ｐ＋３Ｎが一緒に考察されなければ
ならない。 好都合なことには、これをリアルタイムに行なウタめに
は、第２図に示される如き繰込み回路３０を使用する。 この繰込み回路３ｏは、Ｎ個のピクセルによりビデオ入
力信号を格納してこれを表示するための複数のシフト・
レジスタを含んでいる。特に、最初に第１図における垂
直領域２６について考察すると、ピクセル（Ｐ＋３Ｎ）
が垂直ＦＲＯＭに加えへれる時、Ｎビットのシフト・レ
ジスタ３４がこの垂直ＦＲＯＭ ３２に対してもピクセ
ルが加えられるその出力においてＣＰ＋２Ｎ）を生じる
。同時に、Ｎビットのシフト・レジスタ３４と電気的に
結合された別のＮビットのシフト・レジスタ３６が、こ
れもまた垂直ＦＲＯＭ３２に加えられるその出力におい
てピクセル（Ｐ＋Ｎ）を生じる。（Ｎ−４）ビットのシ
フト・レジスタ３８はＮビットのソフト・レジスタ３６
に対して電気的に結合され、その出力にピクセル（Ｐ＋
４）を生じる。Ｎ−４ビツトのシフト・レジスタ３８の
出力側と電気的に結合されているのは、８ビツトの並列
出力シフト・レジスタ４ｏでアル。この８ビツトの並列
の出力ソフト・レジスタ４０の出力ターミナル４２は、
ピクセルＰを生じる。出力ターミナル４２もまた垂直Ｆ
ＲＯＭ３２に対して加えられる。ま１こ、８ピントの並
列出力シフト・レジスタ４０の出力ターミナル４２と電
気的に結合されているのは、これもまた垂直ＦＲＯＭ
３２に対して加えられるピクセル（Ｐ−Ｎ）をその出力
側に生じる別のＮビットのシフト・レジスタ４４である
。Ｎピントのシフト・レジスタ４４の出力側には、これ
もま１こ垂直ＰＲＯＭ ３２に対して結合されるピクセ
ルＣＰ−２Ｎ）をその出力側に生じる別のＮビットのシ
フト・Ｖジメタ４６が結合される。 Ｎビットのシフト・レジスタ４６の出力倶ｊには、これ
また垂直Ｐ’ＲＯＭ３２と電気的に結合されるピクセル
（Ｐ−３Ｎ）をその出力側に生じる最後のＮビットのシ
フト・レジスタ４８が結合されている。このように、問
題となる全ての垂直方向のピクセル、即ちＰ＋３Ｎ、Ｐ
＋２Ｎ、Ｐ＋Ｎ、ｐ。 Ｐ−Ｎ％Ｐ−２Ｎ、Ｐ−３Ｎは、垂直のＦＲＯＭ３２に
同時に達することになる。 垂直のＦＲＯＭ ３２は、前述の如く垂直方向の繰込み
操作の中心部の記述子に対する１、およびそうでなけれ
ばＯＫよりプログラムされる。もしピクセルＰ＋３Ｎ、
Ｐ＋２Ｎ％Ｐ十Ｎ％Ｐ、Ｐ−Ｎ。 Ｐ−２Ｎ、Ｐ−３Ｎを表わす７つのビット数またはその
絹合せが１つの中心の記述子を表わすならば、垂直方向
のＦＲＯＭ ３２は、加算チップ５２０１つの出力側と
電気的に結合されたその出力ターミナル５０においてハ
イ（１）の状態の出力を生じる。 もしこの７つのビット数が中心の記述子を表わさなけれ
ば、ロー（０）の状態の出力が加算チップ５２に対して
加えられる。ヒ０クセル即ちビットＰもまた加算テップ
５２に対して第２の入力として与えられる。 加算チップ５２の第３の入力は水平方向のＦＲＯＭ５４
から与えられる。水平方向のＰＲＯＭ ５４は。 前述の如く、水平方向の繰込み操作の中心の記述子に対
してｌで、またそうでなければ０でプログラムされてい
る。水平方向のＦＲＯＭ５４は、Ｐ＋３、Ｐ＋２．Ｐ＋
１、Ｐ、ｐ−１，Ｐ−２、Ｐ−３を表わす８ビツトの並
列出力シフト・レジスタ４０かも７つの入力を受取る。 もしこれらのピクセルを表わす７つのビット数、もしく
はそのどんな組合せでも中心の記述子を表わすならば、
水平方向ＦＲＯＭ ５４は、加算チップ５２に対する第
３の入力側九対し電気的に結合されるその出力ターミナ
ル５１においてハイ（１）の出力を生じる。 加算チップ５２は、垂直方向ＦＲＯＭ ５ Ｑからの出
力信号、水平のＦＲＯＭ ５４からの出力信号および問
題となるピクセルＰ即ち中心のピクセルに対する出力信
号を加算する。加算チップ５２の出力ターミナル５６に
存在するその結果得られる出力は、０と３の間の値を有
することになる。もし加算チップ５２に対する全ての入
力がＯならばＯとなり、加算チップ５２に対する入力の
唯１つが１ならば１となり、加算チップ５２に対する入
力の２つだけが１ならば２となり、またもし加算チップ
５２に対する３つの全ての入力が１ならば３となる。加
算チップ５２の出力ターミナル５６においてＯの出力（
００）となるピクセルは対象される。 加算チップ５２の出力ターミナル５６における３なる出
力（１１）を生じるピクセルは保存されΔ。 加算テップ５２の出力ターミナル５６において１なる出
力（０１）または２なる出力（１０）を生じるピクセル
は、第３図のマトリックス・フィルタ回路６０により保
存できるかあるいはできない不確定ピクセルである。 第３図においては、ピクセルＰが保存されるべきかどう
かを決定するためには、ピクセルＰ−Ｎ−１、Ｐ−Ｎ、
Ｐ−Ｎ＋１．ｐ−ｉ、Ｐ＋ｌ、Ｐ＋Ｎ−１、Ｐ＋Ｎおよ
びＰ＋Ｎ＋１のその近傍６２が間引きマトリックスＦＲ
ＯＭ ６４に格納された二重入力テーブルと比較される
。間引きマトリックスＦＲＯＭ ６４に対してプログラ
ムされる二重人力テーブル７０が第１０図に示される。 二重人力テーブル７０は、値１まｋは２を有する各ピク
セルを囲む近傍６２０２つの４ビツトの値、または端数
から形成される。間引きマトリックスＦＲＯＭ ６４に
よれば、値１ま１こは２を有する繰込み回路３０の出力
からの出力は０％２まＴこは３に変換され、０は捨象さ
れ、３は保存され、２は不確定値である。 繰込み回路３０の出力側におけるＯであるピクセルは、
イメージの空白領域を表わし、０を保持しなければなら
ない。このように、マトリックス・フィルタ回路６０に
対して与えられるＯは値０を保持しなければならない。 これは、ＡＮＤ ゲート７２．７４によって行なわれる
。同様に、もし繰込み回路３０の出力が３ならば、これ
は値３を保持しなければならない。これは、ＡＮＤ ゲ
ート７２．７４に対して１つの入力を与えるＯＲゲー）
７６．７８によりそれぞれ行なわれる。あるピクセルに
対する繰込み回路３０の出力の出力が３であれば、ＡＮ
Ｄ ゲート８０に対する両入力がハイ（１１）となり、
その出力においてノｈイの信号を生じる。この信号は（
Ｎ＋１）ビットのシフト・レジスタ８２に対して加えら
れ、このレジスタは信号を遅延させてマトリックス・フ
ィルタ回路６０の残部により生じる遅れと整合させる。 、Ｎ＋１ビツトのシフト・レジスタ８２の出力は、 Ｏ
Ｒゲート７６．７８の各々に対して１つの入力を与える
。 １（０１） または２ （１０） の値を有する繰込み
回路３０かものピクセル出力は不確定ピクセルである。 前述の如く、これらのピクセルを保存するかどうかを判
定する際、周囲のビつてルの近傍６２が分析される。こ
の近傍は下記の如（得られる。即ち、近傍の最後のピク
セル、本例においては（Ｐ＋Ｎ＋１）がＯＲゲート８４
に対して加えられると、このＯＲゲート８４は２ビツト
の並列出力シフト・レジスタ８６およびＮビットのシフ
ト・レジスタ８８に対して加えられる／＼イの出力を生
じる。この２ビツトの並列出力シフト・レジスタ８６に
対する入力は５２ビツトの並列出力シフト・レジスタ８
６からの２つの出力と同様に、間引きマトリックスＦＲ
ＯＭ、６４に対して加えられる。Ｎビットのシフト・レ
ジスタ８８からの出力はＦＲＯＭ ６４に対して直接結
合されて、このＦＲＯＭに対して、まｙ、ｚ ＦＲＯＭ
６４に対して別の入力およびＡＮＤ ゲート７２％７
４に対して１つの入力な与える２ピントの並列出力シフ
ト・レジスタ９０に対して別の入力を与える。Ｎビット
のシフト・レジスタ８８の出力もまた、Ｎビットのシフ
ト・レジスタ９２に対し
【結合される。このＮピントの
シフト・レジスタ９２はその出力を直接ＦＲＯＭ６４に
対し、また２つの入力をＦＲＯＭ６４に対して与える２
ビツトの苅列出力シフト・レジスタ９４に対して結合し
ている。 即ち、２進数０，１．２または３ （００，０１゜■０
または１１） の形態のＯＲゲート８４に対する入力に
ピクセル（Ｐ十Ｎ−ｚ ）が存在する時、ＦＲＯＭ６４
に対する入力は、（Ｐ＋Ｎ＋１）、（Ｐ＋Ｎ）、（Ｐ＋
Ｎ−１）、（Ｐ−１）、（Ｐ−Ｎ−１）、（Ｐ−Ｎ）、
（Ｐ−Ｎ＋ １ ）および（Ｐ＋１）となる。ＦＲＯＭ
６４に内蔵される第１０図の値のテーブルによれば、Ｆ
ＲＯＭからの出力は、０（００）、２（１０）または（
１１）で、これはＯＲグー）７６．７８に対して与えら
れる。もしＰＲＯＭからの出力が０（００） であれば
、ＯＲゲート７６．７８からの出力はＯとなり、従って
、もしくＮ＋１）ビットのシフト・レジスタ８２の出力
がハイでなければ、ＡＮＤ ゲート７２．７４かもの出
力は０（００） となる。もしＡＮＤゲート８９かもの
出力が（Ｎ＋１）ピクセルの後ノ・イであれば、この（
Ｎ＋１）ビットのシフト・レジスタ８２の出力はピクセ
ルＰの形）漂でハイとなる。 この結果、ハイの信号ＰはＯＲゲート７６．７８の他の
入力側において存在することになる。このため、ハイの
出力がＡＮＤ ゲート７２．７４に対して加えられる。 ＡＮＤ ゲート７２，７４に対する他の入力信号もま１
こＰであれば、ＡＮＤ ゲート７２．７４の出力はハイ
即ち（１１） となる。 もしピクセルＰが値１まｋは２を有するならば、ＡＮＤ
ゲート７２．７４はＦＲＯＭ ６４に従ってハイまた
はローの出力を生じることになり、ＡＮＤゲート７２．
７４の出力はＯ（００）となる。前述の如く、もしこの
ピクセルが３ならば、（Ｎ＋１）ビットのシフト・レジ
スタ８２からの出力はＯＲゲート７６．７８の出力を制
御することになる。 特に、もしピクセル（Ｐ＋Ｎ＋ ｉ ）が値１まＴこは
２を有するならば、ＡＮＤ ゲート８０の出力はロー（
０）となり、ピクセルＰに対する（Ｎ＋１）ビットのシ
フト・レジスタ８２の出力はＯとなる。 このように、ＰＲＯＭ ｓ ４の出力がＯＲゲート７６
゜７８の出力を制御する。もしＦＲＯＭ６４の出力が０
（００） であり、ピクセルＰが３（１１）でなければ
、ＡＮＤ ゲート７２．７４の出力は０となる。 もしＦＲＯＭ ６４の出力が２（１０）ならば、 ＡＮ
Ｉｙ−ドア２の出力はハイとなり、ＡＮＤ ゲート７４
の出力はローとなり、その結果（ｌＯ）となる。もしＦ
ＲＯＭ６４の出力が３（ｔｔ）ならば、両方のＡＮＤ
ゲート７２．７４の出力はハイ即ち（１１）となる。 あるいはまに１繰込み回路３０の出力は、各々が更に不
確定ピクセルを排除する直列に結合された複数の、望ま
しくは３つのマトリックス・フィルタ回路６０に対して
与えられる。最後に、最後のマトリックス・フィルタ回
路６０からの２つの出力ビットがＯＲゲート（第４図参
照）に対して加えられて、２つのレベルのビデオ入力信
号の間引きされたイメージを表わす２レベルのビデオ出
力信号を生じる。必要に応じて１間引きされた２し×ル
のビデオ出力信号を、イメージ・マスクを含むことがで
きるディジタル・ディスプレイまｋはＯＣＲ７ステムに
対して加えることができる。 第４図においては１本発明によるシステムが全体的に番
号１００で示されている。このシステムは、イメージを
６４の水平方向ピクセルにディジタル比するため６４累
子即ちフォトダイオード９の走査アレー長をとる。従来
のクロック（図示せず）は、７ステム１００に対してタ
イミング・／ξルスを提供する。ピクセルな表わすディ
ジタル比された入力ビデオ信号は走査アレー（図示せず
）からシステム１００に対して与えられる。６つの６４
ビツトのシフト・レジスタ１０２．１０４．１０６゜１
０８．１１０および１１２は、垂直方向の繰込みＦＲＯ
Ｍｌ１４に対して水平方向のピクセル入力を与える。も
し６４素子 のアレーが走査のため用いられるならば、
６つの６４ビツトのシフト・レジスタ１０２〜１１２は
、各々が６４ビツトずつ離れ１こ信号Ａ１、Ａ２． Ａ
３、ＡＱ％Ａ４． Ａ５、Ａ６ が同時にＦＲＯＭｌ１
４に到達するようにピクセル入力における適正な遅れを
生じることが明らかであろう。 垂直方向のＦＲＯＭＩ ｌ ４かもの出力は加算チップ
１１６に対する入力の１つを与える。 入力ビデオ信号およびクロック信号もまた１８８ビツト
のシフト・レジスター１８に対して加えられる。このシ
フト・レジスター１８の出力およびクロック信号または
８ビツトの並列出力シフト・レジスタ１２０に対して加
えられる。最初に入力ビデオ信号を１８８ピクセルだけ
桁送りすることＫより、ピクセルＢ７ が与えられる。 即ち、ピクセルＢ１ 乃至Ｂ６ を寿るため、Ａ１ か
ら始めて３Ｘ６４ビツトの桁送りがピクセルＢ。を見出
すことになる。水平方向のストリングＢ およびＢ１１ における最後のピクセルに隣接する最初のピクセルを見
出すためには、１９２ビツトの桁送りは４ビツトだけ減
じられ、即ち桁送りは１８８ビツトとなる。入力が７つ
の出力（最後の出力は結合されない）の各々において１
ビット桁送りされる時、１８８ビツトの並列桁送りシフ
ト・レジスター１８の出力は８ビツトの並列出力シフト
・レジスター２０に対して加えられてビットＢ。乃至Ｂ
６ を得る。 ８ビツトの並列出力シフト・レジスター２０からの７つ
の出力Ｂ。乃至Ｂ６ は、１つの入力を加算チップｌ１
６に対して与える水平の繰込みＦＲＯＭＩ−２の入力側
に加えられる。最後に１シフト・レジスター１８からの
出力は、クロック・パルスと共に、４ビツトのシフト・
レジスター２４に対して加えられてヒ０クセルの出力Ｂ
。 を生じる。この出力もまた加算チップ１１６に対して加
えられる。加算チップ１１６は、その入力ターミナル１
，１７およびＩＸにおける信号の存否に応じてその出力
ターミナルＦ１、Ｆ。 において出力０ （００） 、ｌ （０１１、２（１０
）または３（Ｉｌｌ を生じる。 ターミナルＦ およびＦ。がらの出力・ξルスは、点線
１３０Ａで示されるマトリックス・フィルタ回路に加え
られる。特にＯＲゲート」３２は、このパルスを受取り
、もし一方の入力が・・イである、即ち加算チップ１１
６の出力が１．２または３であれば出力パルスを生じる
。ＯＲゲート１３２に対する１つの入力およびクロック
・パルスは６５ビツトのシフト・レジスタ１３４に対し
て加えられ、ＯＲゲート１３２に対する他の入力および
クロック・・ξルスは別の６５ビツトンフト・レジスタ
１３６に対して加えられる。これらシフト・レジスタ１
３４．１３６の出力は、ＡＮＤゲート１３８およびＯＲ
ゲート１４０に対して加えられる。ＡＮＤゲート１３８
は、その人力がハイである時のみハイの出力を生じるが
、これは加算チップＮ、６からの３（１１）の出力を意
味する。ＯＲゲートエ４０は、もし加算チップ１１６か
らの出力が１．２または３ならばハイの出力を生じる。 ６５段のシフト・レジスタ１３４．１３６の結果値は、
問題のピクセル即ちＡ。即ちＰＫ対する近傍の最後のピ
クセルからの第３図のヒ０クセルの近傍６２を桁送りす
る。 近傍６２１Ｃおける８つのピクセルは下記の如く与えら
れる。即ち、ＯＲゲー）１３２がらの出力はクロック・
ノξルスと共［２ビツトの並列出力シフト・レジスタ１
４２に対して加えられる。シフト・レジスタ１４２がら
の最初の出力は、近傍６２のピクセル８に対する出力を
与える。シフト・レジスタ１４２からの第２の出力は、
近傍６２のピクセル１に対する出力を生じる。 ＯＲゲ−）１３２からの出力もまた。クロック・ｚｅ
ルスと共に、６４ピントのシフト・レジスタ１４４に対
して加えられ、その出力は２ビツトの並列出力シフト・
レジスタ１４６に対して加えられる。シフト・レジスタ
１４６の１つの出力は結合されない。シフト・レジスタ
１４６の他の出力は、近傍６２のピクセル２に対する出
力を与える。 ＯＲゲート１３２の出力は、近傍６２のピクセル７に対
する出力を生じる。 シフト・レジスタ６２からの出力は、クロック・パルス
と共に別の６４ビツトの７７ト・レジスタ１４８に対し
て加えられ、近傍６２のピクセル５に対する出力を与え
る。シフト・レジスタ１４８の出力は２ビツトの並列出
力ソフト・レジスタ１５０に対して与えられ、このレジ
スタは近傍６２のピクセル４および３に対する出力を与
える。 近傍のピクセル１乃至８に対する出力は、第１゜図の二
重人力テーブル７ｏに従ってプログラムされる間引きＰ
ＲＯＭ１５２に対して加えられる。ピクセル５．６．７
および８は垂直方向のディジタル入力を行ない、ピクセ
ル１．２．３．４は水平方向のディジタル入力を行なう
。ＰＲＯＭ１５２からの出力は、第１０図の二重入力チ
ーノル７０に従って０，２または３（００，１ｏおよび
１１）となる。 もし加算チップ１１６の出力が３（１１１に等しければ
、ＯＲゲート１５４．１５６の出力はハイ （１１）
となる。もし加算チップ１１６の出力が零（００）に等
しければ；ＯＲゲート１５４．１５６の出力はロー（０
０）となる。じカル、もし加算チップ１１６の出力が１
または２ならば、ＯＲゲート１４０の出力はハイとなる
。このハイの出力は、ＡＮＤゲート１５８．１６０に対
して与えられる。このように、もしＡＮＤゲート１５８
または１６０に対する他の入力のいずれが一方がハイな
らば、このＡＮＤゲート１５８または１６０の各々の出
力はハイとなる。この状態は、もし二重人力テーブル７
０における値が２（１，０１または３（１１）であれば
生じる。このため、１ｏまたは１１の出力がＯＲゲート
１５４および１５６によって与えられる。もし二重人力
テーブル７゜における値が０であれば、ＦＲＯＭ］５２
からの両方の出力１ｔｏ−とな’）ＡＮＤゲ−） １５
８．１６０をローにさせる。その結果、ＯＲゲート１５
４．１５６の出力にローの信号（００）を生じることに
なる。別のマトリックス・フィルタ１３０Ｂおよび１３
０Ｇは第４図に示される如ぎマトリックス・フィルタ１
３０Ａと直列に結合されて、これ以上の不確定ピクセル
を排除することにより更に間引き操作を行なうことがで
きる。その結果の出力は、次にＯＲゲート１６２に対し
て加えられて、間引ぎされたイメージを表わす２レベル
のビデオ出力信号を生じる。 処理量を改善するためには、複数の並列走査アレーを用
いることが望ましい。第５図においては、各アレーはＮ
個の素子即ちＮ個のピクセルの長さを有するものとする
。典型的なアレー長は６４累子である。しかじ、隣接す
るアレー間の境界においては走査アレーが新たなライン
を開始する時前のラインの格納された入力データによる
誤差の介入が排除されるように、隣接する各アレーから
のＮ個のピクセル入力が加重された繰込み操作のため用
いられる。このためには、隣接するあるアレーからの適
当に遅れを生じた信号が水平方向のＰＲＯＭ１６６にお
いて代替できるように、繰込み回路１６５を用いてピク
セル位置が１つのアレーの終りけ近にある時を判定する
。垂直方向のＰＲＯＭ１６８は、ビデオ入力信号および
６つのＮビットの遅延レジスタ１７０〜１８０かもその
入力を受取る。このように、問題の領域２６に対して第
１図に示されるように、ピクセルＰ＋３Ｎ＋４、Ｐ＋２
Ｎ＋４、ｐ＋Ｎ＋４、Ｐ＋４、Ｐ−Ｎ＋４、Ｐ−２Ｎ＋
４、Ｐ−３Ｎ＋’４が垂直方向のＰＲＯＭ１６８の入力
に対して加えられる。垂直方向のＰＲＯＭ１６８の出力
は、レジスタ１８２により４ビット遅れ、加算チップ１
８４に対して１人力として与えられる。レジスタ１７２
からの出力、即ちＰ十Ｎ＋４は右側のアレーに対して右
の出力として与えられる。また、レジスタ１７６からの
出力は即ちＰ−Ｎ＋４は左側アレーに対して左側の出力
として与えられる。 左側のアレ〜からの右側の出力信号である左側アレーか
らの入力は、１対の４対１のマルチプレクサ１８６．１
８８に対して１つの入力として与えられる。このマルチ
プレクサ１８６．１８８もまた、右側アレーからの左側
の出力信号である右側アレーから入力を受取る。マルチ
プレクサ１８６．１８８に対する最後の入力は、ピクセ
ルＰ＋４の形態でレジスタ１７４がら受取る。 マルチプレクサ１８６の出力は、マルチプレクサ１８６
の出力は８ビツトの並列出力シフト・レジスタ１９０に
対して加えられ、マルチプレクサ１８８の出力は８ビツ
トの並列出力シフト・レジスタ１９２に対して加えられ
る。シフト・レジスタ１９０，１９２の出力は、８ビツ
トの２二】マルチプレクサ１９４に対して加えられる。 マルチプレクサ１９４は、シフト・レジスタ１９０また
は１９２のどちらがその出力を水平方向のＦＲＯＭ１６
６に加えることになり、これにより１つ置きの走査線の
取扱いを容易にする。 水平方向のＦＲＯＭ］６６からの出力（均は、加算器１
８４に対する１つの入力として４先られる。 前述の如く、４ビツトの遅延レジスタ１８２かもの出力
は別の入力を加算器１８４に与える。加算器１８４に対
する最後の入力（８は、元のイメージからの問題となる
ピクセルである。加算器１８４は３つの入力を組合せて
、第７図に示されるマトリックス・フィルタ回路２１０
に対して加えられる出力０ （００１、ｌ （０１１、
２（１０１または３（１１）を生じる。 シフト・レジスタ１９０．１９２は、マルチプレクサ１
９４に対する問題の領域に対する７つの水平方向のピク
セルを与える。マルチプレクサ１８６．１８８は、第６
図におけるピクセル・タイミング・ロジックから得られ
る論理信号に応答してそれぞれシフト・レジスタ１９０
，１９２に対して入力を与える。更に、マルチプレクサ
１９４は、これもまたヒ０クセル・タイミング・ロジッ
クから寿られる奇数選択論理信号の存否に基づいてレジ
スタ１９０または１９２の一方を選択する。 更に、第５図に関して、クロック・パルスが全てのシフ
ト・レジスタに対して与えられることを理解すべきであ
る。 第６図においては、第５図の繰込み回路１６５に対する
タイミング論理回路が１９６で示されている。このタイ
ミング論理回路１９６は、Ｎに対応するカウント能力を
有するカラ／り１９７を含むが、Ｎは１つのアレーにお
ける素子数と対応し、例えばもしＮ−６４ならば、カウ
ンタ１９７は６ビツトのカウンタとなる。クロック・パ
ルスはシステムのクロック（図示せず）からカウンタに
より受取られて、ピクセル数即ちアレー１ｉｃオイテ使
用される素子数をカウントする。カウンタ１９７からの
出力は、３査目のピクセル検出器１９８に対して加えら
れる。カウンタ１９７からの最初の２つの出力は、３番
目のピクセル検出器１９８に対して与えられる前に、そ
れぞれインバータＪ、９９．２００によって反転される
。このようＫ、検出器１９８の出力は、その最初の２つ
の出力の双方がカウンタ１９７からの２つのハイの出力
の反転の結果としてローとならなければ１であり、これ
と同時にこの出力はピクセル３の発生を表示する第６図
に示した如き負になるパルスとなる。検出器１９８の出
力は、インバータ２０１により反転されて、トグル・フ
リップ７０ツブ２０２に対して加えられる。このトグル
・フリップフロップ２０２は、ピクセル３信号の存否に
応答して、出、力ｉ”ＯＤＤ ５ＥＬＥＣＴＪ と反転
された出力「０ＤＤＳＥＬＥＣＴＪ即ちＯＤＤ ５ＥＬ
ＥＣＴの間を繰返しトグル動作する。 カウンタ検温れ出力即ち出力ＣＡＦｔＲＹ は、セット
／リセット・フリップフロップ２０３のリセット入力側
およびセット／リセット・フリップフロップ２０４のリ
セット入力側に対して加えられる。更に、出力ＣＡＲＲ
ＹはＡＮＤゲート２０５の一入力端に加えられ、他のＡ
ＮＤゲート２０６の一入力端に加えられる。ＡＮＤゲー
ト２０５は、トグル・フリップフロップ２０２の出力０
ＤＤＳＥＬＥＣＴからその他の入力を受取る。ＡＮＤゲ
ート２０６は、その他の入力をトグル・フリップフロッ
プ２０２の出力ＯＤＤ ５ＥＬＥＣＴから受取る。Ａ
Ｎ Ｄゲート２０５の出力は、セット／リセット・ソリ
ツプフロツ７”２０７のセット・ターミナルに対して加
えられる。ＡＮＤゲート２０６の出力は、セット／リセ
ット・フリップフロップ２０８のセット・ターミナルに
対して加えられる。フリップフロップ２０３は、フリッ
プフロップ２０２からその入力側において０ＤＤＳＥＬ
ＥＣＴを受取る。フリップ７０ツズ２０７は、そのリセ
ット入力側においてフリップフロップ２０２から出力ｏ
ＤＤ ５ＥＬＥＣＴを受取る。 フリップフロップ２０４は、そのセット入力側において
フリップフロップ２０２から出力０ＤＤＳＥＬＥＣＴを
受取る。フリップフロップ２０８は、そのリセット入力
においてフリップ７０ツズ２０２から出力ＯＤＤ ５Ｅ
ＬＥＣＴを受取る。 フリップフロップ２０２からの田力信号ＯＤＤ５ＥＬＥ
ＣＴは、第５図のマルチプレクサ１９４に対して加えら
れる。信号ＯＤＤ ５ＥＬＥＣＴがローの時、マルチプ
レクサ１９４Ｖｉシフト°レジスタ」９０からの入力（
偶数）を選択する。信号ＯＤＤ ５ＥＬＥＣＴがハイの
時、マルチプレクサ１９４はシフト・レジスタ１９２が
らの入力（奇数）を選択する。更Ｋ、信号ＯＤＤ ５Ｅ
ＬＥＣＴが存在する時、フリップフロップ２０４は信号
ＥＶＥＮ ＬＥＦＴがセットされ、フリップフロップ２
０８からの信号ＥＶＥＮ ＲＩＧＨＴがリセットされる
。このように１マルチプレクサ１８６に対する入力ＥＶ
ＥＮ ＬＥＦＴが付勢され、フリップフロップ２０４が
次のカウンタ信号ＣＡＲＲＹによりリセットされるまで
、マルチプレクサ１８６をして左側のアレーのピクセル
・ブータラシフト・レジスタ１９０に対して与えさせる
。更Ｋ、信号ＯＤＤ ５ＥＬＥＣＴが存在する時、フリ
ップフロップ２０３はセットされて出力ＯＤＤ ＬＥＦ
Ｔを生じ、フリップフロップ２０７からの信号０ＤＤＲ
工ＧＨＴｉリセツトされる。このよ５ＶＣ，マルチプレ
クサ１８８に対する入力ＯＤＤ ＬＥＦＴが付勢されて
、フリップフロップ２０３が次のカウンタの信号Ｃ，Ａ
ＲＲＹＶｃよりリセットされるまで、マルチプレクサ１
８８をして左側のアレーのピクセル・データをシフト・
レジスタ１９２に対して与えさせるのである。 出力信号ＣＡＲＲＹがハイになると、この状態はハイの
信号ＯＤＤ ５ＥＬＥＣＴが存在する時ピクセルの位置
Ｏに生じるわけであるが、フリツズ７０ツブ２０８Ｖｉ
セットされ、マルチプレクサ１８６は続く走査線上の信
号ＯＤＤ ５ＥＬＥＣＴによりリセットされるまで入力
Ｅ Ｖ Ｅ Ｎ ＲＩＣ，ＨＴにより右側のアレ一人力
データを選択する。同様に、出力ＣＡＲＲＹおよびハイ
の信号０ＤＤＳＥＬＥＣＴが存在する時は、フリップフ
ロップ２０７がセットされ、マルチプレクサ１８８は続
く走査線上の信号ＯＤＤ ５ＥＬＥＣＴによりリセット
されるまで入力ＯＤＤ ＲＩＧＨＴにより右側のアレー
の入力データを選択する。 第７図においてはマトリックス・フィルタ回路２１０が
示されている。この回路は第３図のマトリックス・フィ
ルタ回路６０と類似するが、第５図の場合と同様に隣接
するアレー間の境界点におけるピクセルを収容するよう
に変更されている。 入力ビクセルは、右側のアレーに対する出力ＲＩ（１，
ＨＴ ３とＮビットのシフト・レジスタ２１４に対する
入力を与えるＯＲゲート２］２によって受取られる。Ｎ
ビットのシフト・レジスタ２１４の出力は、２ビツトの
並列出力シフト・レジスタ２１６、カッド２人カマルチ
ゾレクサ２１８の一入力端、および別のＮビットのシフ
ト・レジスタ２２０に対して与えられる。Ｎビットのシ
フト・レジスタ２２０の出力は、２ビツトの並列出力シ
フト・レジスタ２２２、カッド２人カマルチズレクサ２
１８の別の入力側および別のＮビットのシフト・レジス
タ２２４に対して与えられ、左側アレーに対して出力Ｌ
ＥＦＴ ３を与える。Ｎビットのシフト・レジスタ２２
４の出力は、２ビツトの並列出力シフト・レジスタ２２
６およびカッド２人カマルチズレクサ２１８の一入力端
に加えられる。更に、この出力は、左側アレーに対して
出力ＬＥＦＴ ｌ、２を与える。 ２ビツトの並列出力シフト・レジスタ２１６カ・らの−
出力は、右側アレーに対し出力ＲＩＧＨＴ２を与え、ま
たカット″２人カマルチズレクサ２２８に対して一人力
を与える。２ビツトの並列出力シフト・レジスタ２１６
の他の出力は、間引ぎマトリックスＦＲＯＭ２３０の入
力ターミナルＧに対して加えられる。２ビツトの並列出
力シフト・レジスタ２２かもの一出力は一人力をカッ）
゛２ｒｌ’マルチプレクサ２２８に対して与え、また出
力ＲＩＧＨＴ Ｉを右側アレーに対して与える。２ビツ
トの並列出力シフト・レジスタ２２２の他の出力は、そ
の近傍が検査中であるピクセルを表わす出力を与える。 ２ビツトの並列出力シフト・レジスタ２２６の一出力は
、カッド２人カマルチプレクサ２２８に対して一人力を
与える。２ビツトの並列出力シフト・レジスタ２２６の
他の出力は、間引ぎマトリックスＦＲＯＭ２３０のター
ミナルＢに対して加えられるのである。 マルチプレクサ２１８に対する別の入力は、右側アレー
からの入力Ｆ（ＩＣ，ＨＴ３および右側アレーからの入
力ＲＩＧＨＴ ｌ、２が与えられる。 しかし、入力ＲＩＧＨＴ ｌ、２からの入力もまた、そ
の出力側がマルチプレクサ２１８に対する別の入力を与
えるＮビットのシフト・レジスタ２３２に対して加えら
れる。 マルチプレクサ２２８に対する別の入力は、左側アレー
からの入力ＬＥＦＴ ｌおよび左側アレーかもの入力Ｌ
ＥＦＴ ２から与えられる。左側アレーからの入力ＬＥ
ＦＴ ３は、その出力側がマルチプレクサ２２８に対す
る別の入力を与える２ビツトの並列出力シフト・レジス
タ２３４に対して加えられる。 ＮＯＲゲート２３６は、第６図に示されるＮビットのカ
ウンタ１９７の出力からの入力信号を受取り、入力信号
の状態に従ってマルチプレクサ２２８に対して）・イま
たはローの出力信号を与える。通常は、ＮＯＲゲート２
３６の出力は、ＰＲＯＭ２３０のターミナルＡ％Ｄおよ
びＦに対してマルチプレクサ２２８から与えられる出力
が図に示すようにマルチプレクサ２２８の入力から確認
されるようにローとなる。しかし、もしＮＯＲゲート２
３６に対する全ての入力がロー（アレーにおける最初の
ビット即ち絵素を示す）であるならば、ＮＯＲゲート２
３６の出力はノ・イとなり、左側アレーの最後の３つの
ビット即ちアレー素子に対するその入力をマルチプレク
サ２２８に切換えさせる。これらの最後の３つのピッ）
（Ｎ−２）、（Ｎ”ｌ）およびＮはこの時、ＰＲＯＭ２
３０のターミナルＡ％ＤおよびＦに対して加えられる。 ＡＮＤゲート２３８もまた、第６図に示されるＮビット
のカウンタ１９７の出力側から入力信号を受取り、入力
信号の状態に従ってマルチプレクサ２１８に対してハイ
またはローの出力信号を与える。通常は、Ａ Ｎ Ｄゲ
ート２３８の出力はローとなり、その結果マルチプレク
サ２」８からＰＲＯＭ２３０のターミナルＣ，Ｅおよび
Ｈに対して与えられる出力が図に示すようにマルチプレ
クサ２１８の入力から確認される。しかし、もしＡＮＤ
ゲート２３８に対する入力が全てハイ（最後のビット即
ちアレーにおける絵素を示す）であれば、ＡＮＤゲート
２３８の出力はハイとなり、マルチプレクサ２１Ｂをし
てその入力を最初の３ビット即ち右側アレーのアレー絵
素へ切換えさせる。これらの最初の３ビツト （ｏ）、
（１）および（２）Ｕ次ＫＰＲＯＭ２３０（７）ターミ
ナルＣ１ＥおよびＨに対して加えられる。ＰＲＯＭ２３
０からの出力は、図に示しかつ第３図に関して記載する
ようにＯＦｔゲート７６．７８に対して加えられる。 このため、以上のことから、中心のアレーに対する絵素
の線の始めに、左側のアレーの最後の３つのピクセルお
よび右側アレーの最初の３つのピクセルが第７図のピク
セル近傍２４０に対して用いられる。 第８図においては、複数の繰込み回路が並列に配列され
番号２５０で示されている。第５図において１６５で示
される形式であることが望ましい並列の各繰込み回路２
５２〜２５８はディジタル化された入力信号を受取り、
これについて前述の如（加重された繰込み操作を行なう
。このように、本システムの処理量は改善される。更に
、第８図に示されるように、各繰込み回路２５２〜２５
８は、必要に応じてマトリックス・フィルタＭの数を多
くも少なくもすることができるが、第７図において番号
２１０で示された形式のものであることが望ましい３つ
のマトリックス・フィルタＭが後続することが望ましい
。繰込み回路２５２〜２５８の各々およびその後続のマ
トリックス・フィルタＭは１つの文字間引き装置（ＣＴ
）としての特徴を具有する。第８図に示されるように、
間引ぎを行なうべぎ元の対象物の大きさおよび倍率に基
づいて更に間引き操作を行なうため、最初ＯＣＴに対し
て直列に別の繰込み回路およびマトリックス・フィルタ
Ｍを結合することもできる。 第９図においては、別のマトリックス・フィルタ回路が
番号２６０で示されている。二１人カテーブル７０はＦ
ＲＯＭ６４にプログラムされる第３図のマトリックス・
フィルタ回路６０とハ対照的に５マトリツクス・フィル
タ回路２６ （１：ダイナミック即ち能動的な方法で値
３（Ｉｌｌ のピクセルからの情報を用いる。これが行
なわれる時、複数の並列のフィルタ・マトリックスがそ
の値およびその３×３の近傍におけるヒ０クセルの値に
従って各ピクセルを即時−回フィルタすることにより間
引き法の速度を増進するように構成されている。 特に、もしピクセルの値が１であれば、３Ｘ３の近傍に
存在する値１．２．３は１とされ、０は０とされ、第１
１図に番号３７０として示されるフィルタ・マトリック
スは第１０図のフィルタ・マトリックスと同じ方法で使
用される。しかし、もしピクセル値が２であれば、その
３×３の近傍における値が分析され、３つのフィルタ・
マトリックスの１つが以下の如（に用いられる。もし３
Ｘ３の近傍に値３のピクセルが存在するならば、この３
は１とされ、２、■および０は０とされる。 第１２図において番号２７５として示されるフィルタ・
マトリックスが次に用いられる。もし３×３の近傍に値
３のピクセルが存在しないが値２のピクセルが存在する
ならば、２およびＩの値は１とされ、値０は０にされる
。第１３図に番号３８０で示されるフィルタ・マトリッ
クスが次に用いられるＧもし３Ｘ３の近傍に値３のピク
セルが存在せず１およびＯのみが存在するならば、第」
４図において３８５で示されるフィルタ・マトリックス
が用いられる。 必要に応じて、第１１図に示されるフィルタ・マトリッ
クス３７０および第１４図に示されるフィルタ・マトリ
ックス３８５が１つのマトリックスに組合せることがで
きる。特に、もしこのピクセルが値１または値２を有し
その３Ｘ３の近傍には２または３の値が存在しなければ
、第１１図のフィルタ・マトリックス３７０と１司じも
のであるこの組合せによるフィルタ・マトリックスが用
いられる。値２の他のピクセルについては、３Ｘ３の近
傍に３が存在するならば第１２図のフィルタ・マトリッ
クス３７５が用いられ、３Ｘ３の近傍に３が存在しない
がその近傍に値２が存在するならば第１３図のフィルタ
・マトリックス３８０が用いられる。 フィルタ・マトリックス２６０は、第２図、第４図また
は第５図において線２６２および２６４ＶＣ，ｒｓ＜さ
れる如き繰込み回路からそのピクセル入力を受取る。ピ
クセルＰ＋Ｎ＋１．（第３図の近傍６２参照）が線２６
２および２６４上に現われる時、これはまたＡ および
Ａ１ Ｋも現われる。このピクセルＰ＋Ｎ＋ｌはまた、
ＢｏおよびＢ１ においてピクセルＰ＋１を生じること
になる１対のＮビットのシフト・レジスタ２６６および
２６８に対しても加えられる。シフト・レジスタ２６６
．２６８からの出力は別の対のＮビットのシフト・レジ
スタ２７０，２７２に対して加えられ、その結果Ｃ６お
よびＣ□においてピクセルＰ−Ｎ＋１を生じることにな
る。 ピクセルＰ＋Ｎ＋ １もまた１対の１段の遅延フリップ
フロップ２７４．２７６に対しても加えられ、その結果
り。およびＤ□にピクセルＰＡＮを生しるＯフリップフ
ロップ２７４，２７６のピクセル出力Ｐ十Ｎは別の１段
の遅延フリップフロップ２７８．２８０に対して与えら
れ、その結果Ｇ。 およびＧ□ においてピクセルＰ＋Ｎ−１を生じる。 シフト・レジスタ２６６．２６８の出力は、１対のフリ
ップフロップ２８２，２８４に対して加えられ、その結
果Ｅ。およびＥｌにおいてピクセルＰを生じることにな
る。フリップフロップ２８２．２８４のピクセル出力は
、別の対の１段の遅延フリップフロップ２８６．２８８
に対して与えられ、その結果Ｈ６およびＨ□においてピ
クセルＰ−Ｊを生じることになる。 シフト・レジスタ２７０，２７２の出力は１対の１段の
遅延フリップフロップ２９０．２９２に対して与えられ
、その結果Ｆ。およびＦｌにおいてピクセルｐ−Ｎを生
じる。フリップフロップ２９０．２９２のピクセル出力
は、別の対の１段の遅延フリップフロップ２９４．２９
６に対して与えられ、八および工、においてピクセルＰ
−Ｎ −Ｊを生じる結果となる。 ピクセル出力Ａ およびＡ１はＯＲゲート２９８に与え
られて出力ＡＶ を生じる結果となる。同様に、ピクセ
ル出力Ａ。およびＡ１もまたＡＮＤゲート３００に与え
られて、出力Ａ＾を生じる結果となる。このように、ピ
クセルＰ＋Ｎ＋１が値Ｏを持たなければ出力ＡＶは１と
なり、ピクセルＰ十Ｎ＋１がイ直３を持たなければ出力
ＡへはＯとなる・同様に、出力ＢおよびＢ１はＯＲゲー
ト３０２、ＡＮＤゲート３０４に与えられて、それぞれ
出力ＢｖおよびＢ△を生じる結果となり、出力Ｃ８およ
びＣ１はＯＲゲート３０６およびＡＮＤゲート３０８に
与えられてそれぞれＣｖおよびＣ＾を生じ、出力り。お
よびり、ＶｉＯＦｌゲート３１０およびＡＮＤゲー）３
１２に与えられてそれぞれ出力ＤｖおよびＤ＾を生じ、
出力ＦおよびＦｌはＯＲゲート３１４およびＡＮＤゲー
ト３１６に与えられてそれぞれ出力ＦｖおよびＦＡ を
生じ、出力Ｇ。およびＧ１ はＯＲゲート３１８および
ＡＮＤゲート３２０に与えられてそれぞれ出力Ｇｖおよ
びＧΔを生じ、出力Ｈ８およびＨｌはＯＲゲート３２２
およびＡＮＤゲート３２４に与えられてそれぞれ出力Ｈ
ｖおよびＨ＾を生じ、出力■。およびＩよけＯＲゲート
３２６およびＡＮＤゲート３２８Ｖｃ与えられてそれぞ
れ出力■７および■Δを生じることになる。出力ＡＶお
よびＡΔにおいて妥当したように、もしその対応するピ
クセルの値が０でなければ各出力Ｂｖ−ＤｖおよびＦｖ
〜Ｉｖもまたｌとなり、またその対応するピクセルが３
でなければ各出力Ｂｖ〜ＤｖおよびＦｖ〜工、は０とな
ることになる。 出力Ａｖ〜■ｖは、値ｌを有するピクセルに対して第１
１図の二重入力テーブル即ちフィルタ・マトリックス３
７０に従ってコードされるＰＲＯＭ３３０に対して加え
られる。出力Ａ／、〜工＾は、その近傍に値３のピクセ
ルが存在する２の値を有するピクセルにおいては第１２
図の二重入力テーブル即ちフィルタ・マトリックス３７
５に従ってコードされるＰＲＯＭ３３２に対して与えら
れる。 出力Ａｖ〜■９もまた、値３のピクセルがない２の値を
有するピクセルであるもその近傍において２の値が存在
するピクセルの揚台に、第１３図の二重入力テーブル即
ちフィルタ・マトリックス３８０に従ってコードされる
ＰＲＯＭ３３４に対して与えられる。最後に、出力Ａｖ
〜工、もまた、２の値を有するもその近傍ＫＯまたは１
の値が存在するピクセルのみに対しては第１４図の二重
入力テーブル即ちフィルタ・マトリックス３８５に従っ
てコードされるＰＲＯＭ３３６に対して与えられるので
ある。 出力Ａへ〜■へもまた、１つ以上のイ直３のピクセルの
近傍に存在する時のみ／・イの出力を与えるＯＲゲー）
３３８に対して与えられる。ＯＲゲート３３８からの出
力はＡＮＤゲート３４２に対し、またインバータ３４７
を介してＡＮＤゲート３４０に対し与えられる。ＡＮＤ
ゲート３４０の出力はＡＮＤゲート３４４に対して与え
られる。 出力Ａ１〜Ｄ１およびＦ１〜工、は、値２または３の１
つ以上のピクセルがピクセル近傍に存在する時のみハイ
の出力を与えるＯＲゲート３４６に対して与えられる。 ＯＲゲート３４６からの出力はＡＮＤゲート３４０に対
して加えられる。ＡＮＤゲート３４０は、ＯＲゲート３
３８の出力がロー（値３が存在しないことを示す）の時
、およびＯＲゲート３４６の出力がノ・イ（）・イの出
力が結果として値２のピクセルが近傍に存在することを
示す）の時のみ近傍における値２のピクセル存在を示す
ハイの出力を生じるのである。 ＯＲゲート３４６からの出力もまたインパーク３４８に
より反転されかつＡＮＤゲート３５０に対して与えられ
る。このように、インバータ３４８の出力は、近傍に値
０またはｌのピクセルのみが存在することを示すＯＲゲ
ート３４６の出力がローの時のみハイとなる。 ＡＮＤゲート３４２．３４４．３５０もまた、２：４の
デマルチプレクサ３６０からピクセル値の信号Ｅ＝２を
受取る。デマルチプレクサ３６０は、その近傍が検査中
であるピクセルの２進数値を表わす入力信号Ｅ。および
Ｅｌを受取る。ピクセルＥは、値Ｏ１■、２または３を
有することができる。従って、入力信号Ｅ。およびＥｌ
は、それぞれ２進数値００、Ｏｌ、１０またＶｉ、ｌｌ
を有することＫなる。もしＥ。およびＥｌが２進数値０
０を有するならば、デマルチプレクサ３６０の出力は０
となり、出力強制数０は活動状態となる。もしＥおよび
Ｅｌが２進数値０１を有するならば、デマルチプレクサ
３６０の出力は１となり、出力ＥＮＡＢＬＥ ＰＲＯＭ
３３０は活動状態となる。 もしＥ。およびＥｌが２進数値ＩＯを有するならば、デ
マルチプレクサ３６０の出力は２となり、出力（Ｅ−２
＞は活動状態となる。もしＥ。およびＥｌが２進数値１
１を有するならば、デマルチプレクサ３６０の出力は３
となり、出力強制数３は活動状態となる。 このようＫ、もしピクセルＥが値１を有するならば、デ
マルチプレクサ３６０はＰＲＯＭ３３Ｑを使用可能状態
にする出力信号ＥＮＡＢＬＥを生じる。もしヒ０クセル
Ｐが値２を有するならば、デマルチプレクサ３６０はＡ
ＮＤゲート３４２．３４４．３５０に対して出力信号Ｅ
＝２を与える。ＡＮＤゲート３４２はこの時、もし値３
を有するピクセルがピクセルＥの近傍に存在するならば
、）・イの出力信号ＥＮＡＢＬＥを与えてＰＲＯＭ３３
２を使用可能状態にする。ＡＮＤゲート３４４け、もし
値２を有するピクセルが存在するが値３を有するピクセ
ルがピクセルＥの近傍に存在しなければ、ハイの出力信
号ＥＮＡＢＬＥを与えてＰＲＯＭ３３４を使用可能状態
にする。ＡＮＤゲート３５０は、もし値０または１を有
するピクセルのみがピクセルＰの近傍忙存在するならば
、ハイの出力信号ＥＮＡＢＬＥを与えてＰＲＯＭ３３６
を使用可能状態にする。 ＰＲＯＭ３３０．３３２．３３４および３３６の出力は
１対のＯＲゲート３６２，３６６に対して加えられる。 ＯＲゲート３６２の出力１ＡＮＤゲート３６４に与えら
れ、ＯＲゲート３６６の出力はＡＮＤゲー） ３６８に
対して与えられる。デマルチプレクサ３６０からの強制
数３の信号はＯＲゲート３６２．３６６の他の入力側に
与えられる。デマルチプレクサ３６０からの信号強制数
０はインバータ３６９により反転され、ＡＮＤゲ−）３
６４，３６８の他の入力側に与えられる。 ＰＲＯＭ３３０．３３２．３３４．３３６の出力は、Ｆ
ＲＯＭの出力にどんな信号も存在しない時プル・ダウン
抵抗３６５．３６７により接地電位に引かれる。 このため、もしピクセルＰが値０を有するならば１デマ
ルチプレクサ３６０の作用に存在する信号強制数ＯはＡ
ＮＤゲート３６４．３６８の出力をローにさせて、その
結果出力信号００を生じる。しかし、もしピクセルＰが
値３を有するならば、デマルチプレクサ３６０の出力に
存在する信号強制数３はＯＲゲート３６２．３６６の出
力側にハイの信号を、またＡＮＤゲー）３６４．３６８
の出力側にハイの信号を生じて出力信号１１を生じる結
果となる。もしピクセルＰが値１を有するならば、ＰＲ
ＯＭ３３０は使用可能状態となシ、その結果第１１図の
二重入カテーノル３７０に従って出力ＯＯ筐たは１１を
生じることになる。もしピクセルＰが値２を有するなら
ば、ＰＲＯＭ３３２．３３４または３６６の１つがＯＲ
ゲート３３８およびＡＮＤゲート３４６ Ｏ出力に従っ
て使用可能状態にされ、もし値３を有するピクセルが近
傍に存在するならばＰＲＯＭ３３２が使用可能状態にさ
れ、もし値２を有するピクセルが存在するが値３を有す
るピクセルが近傍に存在しなければＰＲＯＭ３３４が使
用可能状態にされる、もし値１または０を有するピクセ
ルのみが近傍に存在するならばＦＲＯＭ３３６が使用可
能状態にされる。 第１６図においては、繰込み回路に対する別の実施例４
００が示される。第１６図においては、第２図、第４図
および第５図の実施例において前に用いられたシフト・
レジスタの代シにＲＡＭで代替されている。カウンタ４
０２．４０４．４０６はその入力回線４０８．４１０．
４１２をそれぞれ走査線当シのピクセルを表わすようロ
ーまたはハイの状態で結合されている。この数は２つの
補数である。 従って、回線当り６４ピノセルは１１１１１１００００
００となる。 最下位ビットを表わす入力回線４０８の回線４１４およ
び回線４４８上の５１［する３ビツトはカウンタ４０２
に対して接続されている。このカウンカ４０２はまた、
クロックからクロック信号を、正の電圧ソース即ち＋５
■から使用可能信号を、またカウンタ４０６から信号デ
ータ・ロードを受取る。 カウンタ４０２はカウンタ４０４に対して信号ＣＡＲＲ
Ｙ／ＥＮＡＢＬＥを送出するが、このカウンタはまた回
線４１０上で次の４ビツトを受取シ、更にカウンタ４０
６に対して信号ＣＡＲＲＹ／ＥＮＡＢＬＥを送出する。 カウンタ４０６は回線４１６上で最上位ビットを受取シ
、回線４１２上で隣接する３ビツトを受取９、またそれ
自体およびカウンタ４０４．４０２に対してロード信号
を送出する。 カウンタ４０２．４０４．４０６からの出力回線４１８
．４２０．４２２は、それぞれリート５４３４．４３６
．４３８．４４０．４４２を介してＲＡ Ｍ ４２４．
４２６．４２８．４３０．４３２に対して接続される。 ＲＡＭ４２４．４２６．４２８．４３０．４３２の各々
は、回線４４８上のシステム・クロックから信号ＷＲＩ
ＴＥ ＥＮＡＢＬＥを受取る。 走査アレーからの２進ビデオ入力信号は、回線４５２上
を８ビツトのレジスタ４５０の第１の入力ターミナルに
対して与えられる。レジスタ４５０は、ＲＡＭ４２４に
対する回線４５４上でその第１の出力ターミナルからの
入力データを供給する。ＲＡＭ４２４からの出力データ
は、回線４５６上でレジスタ４５０の第２の入力ターミ
ナルに対して与えられる。 レジスタ４５０は、その第２の出力ターミナルからＲＡ
Ｍ４２６に対し回線４５７上で入力データを与える。Ｒ
Ａ Ｍ ４２６からの出力データは、回線４６０上でレ
ジスタ４５０の第３の入力ターミナルに対して与えられ
る。レジスタ４５０はまた、回線４６２上でＲＡ Ｍ
４５４に対しその第２の出力ターミナルからの入力デー
タを供給する。ＲＡＭ４６４からの出力データは、レジ
スタ４５’０の最後（８番目）の入力ターミナルに対し
て与えられる。レジスタ４５０の４番目の出力ターミナ
ルは接続されない。レジスタ４５０の５番目の出力ター
ミナルは、回線４６５上でＲＡ Ｍ ４３０に対して入
力データを与える。ＲＡＭ４３０からの出力は、回線４
６６上でレジスタ４５０の６番目の入力ターミナルに対
して与えられる。レジスタ４５００６番目の出力ターミ
ナルは、回線４６８上でＲＡ Ｍ ４３２に対して入力
データを与える。 ＲＡＭ４３２からの出力は、回線４７０上でレジスタ４
５０の７番目の入力ターミナルに対して与えられる。 レジスタ４５０に対する４番目の入力は、ＩＫの制限抵
抗４７２を介して接続された＋５ｖのバイアスにより与
えられる。レジスタ４５０に対する５番目の入力は、回
線４７４上でＲＡＭ４２８から与えられる。ＲＡ Ｍ
４２−８に対する入力は、８ビツトの並列出力シフト・
レジスタ４７８の出力ターミナルＤ（Ｂｏ）に対して接
続された回線４７６上で供給される。レジスタ４５０は
また、回線４８０上でクロック信号を受取る。 垂直方向のＦＲＯＭ４８１は、レジスタ４５０の第１の
出力ターミナルからピクセルＡ１ を表わす入力信号を
その第１の入力ターミナルにおいて受取シ、レジスタ４
５０の第２の出力ターミナルからのピクセルＡ２を表わ
す入力信号をその第２の入力ターミナルにおいて、また
レジスタ４５０の第３の出力ターミナルからのピクセル
Ａ３を表わす入力信号をその第３の入力ターミナルにお
いて、回線４７６上のピクセルＡ。を表わす入力信号（
その第４の入力ターミナルにおいて、第５の出力ターミ
ナルからのピクセルＡ４を表わす入力信号をその第５の
入力ターミナルにおいて、第６の出力ターミナルからの
ピクセルＡ５を表わす入力信号をその第６の入力ターミ
ナルにおいて、また第７の出力ターミナルからのピクセ
ルＡ６を表わす入力信号をその第７の入力ターミナルに
おいて受取る。レジスタ４５０からの第８の出力は、回
線４８２上を８ビツトの並列出力シフト・レジスタ４７
８に対してデータを送る。 ＲＡ Ｍ ４６４は、ブロック４８６によシ表わされる
３つのカウンタの出力側に接続された回線４８４上でピ
クセル・入力アドレスを受取る。カウンタ４８６は、２
つの（Ｎ−４）を表わすようにノ・イまたはローにその
入力回線が接続されている。例えば、もしＮ＝６４なら
ば、２つの（Ｎ−４）の補数は１１１１１１０００１０
０となる。ＲＡＭ４２４．４２６．４２８．４３０．４
３２と同様に、ＲＡＭ４６４は回線４４８上でシステム
・クロックからの信号ＷＲＩＴＥ］１ＥＮＡＢＬＥ を
受取る。ＲＡ Ｍ ４６４からのデータ出力は、回線４
８８上でレジスタ４５０の最後の入力ターミナルにして
送出される。 垂直方向のＦＲＯＭ４８１および水平方向のＦＲＯＭ４
９２は、水平方向の繰込み操作のだめの左右の間引き操
作の記述子、および垂直方向の繰込み操作のだめの最上
位および最下位の間引き操作の記述子を格納するため、
必要に応じてデータ格納容量の２倍を含むことが望まし
い。このような構成によシ、スイッチ４９０を用いて繰
込み操作の中心に従って記述子間で交換させる、即ち必
要に応じて左側および最上位、または右側および最下位
に交換させるのである。 レジスタ４５０に対する各入力ピクセルは、ＲＡＭ４２
４．４２６．４２８．４３０．４３２によりＮビットだ
け遅らされる。即ち、もし回線４５２上の入力信号がピ
クセルＰ＋３Ｎを表わすならば、垂直方向のＦＲＯＭタ
ーミナルＡ１に対する入力は（Ｐ＋３Ｎ）となる。この
ピクセル回線４５４上でＲＡ Ｍ ４２４に対して与え
られてこの信号にＮビットの遅れを生じさせ、これによ
り回線４５６上および垂直方向のＦＲＯＭターミナルＡ
２に信号（Ｐ＋２Ｎ）を生じさせる。同様に、ピクセル
（Ｐ＋２Ｎ）は回線４５７上でＲＡ Ｍ ４２６に対し
て加えられてこの信号内にＮビットの遅れを生じさせ、
これによ多回線４６０上および垂直方向のＦＲＯＭター
ミナルＡ３ において信号（Ｐ−１−Ｎ）を生じさせる
結果となる。 ピクセル（Ｐ十Ｎ ）は回線４２６上でＲＡＭ４６４の
データ入力側に与えられ、その結果ＲＡＭ４６４によシ
生じた（Ｎ−４）ビットの遅れのため、（ｐ−４−４）
の入力信号を回線４８８上でレジスタ４５０に対して生
じることになる。入力（Ｐ＋４）と対応するレジスタ４
５０からの出力は、回線４８２上で８ビツトの並列出力
シフト・レジスタ４７８の入力に対してデータとして加
えられる。クロック信号もまた回線４９４上でこれに対
して加えられる。８ビツトの並列出力シフト・レジスタ
４７８は、それぞれその出力ターミナルＡ％Ｂ、Ｃ，Ｄ
、Ｅ、Ｆ’およびＧにおいて出力ピクセル（Ｐ＋３）、
（Ｐ＋２）、（Ｐ＋１）、Ｐ、（Ｐ−１）、（Ｐ−２）
、（Ｐ−３）を生じる。ターミナルＨは接続されない。 これらの出力は、水平方向のＦＲＯＭ４９２の入力側に
接続されている。水平方向のＦＲＯＭ４９２からの出力
は、水平方向のＦＲＯＭ４９２においてコード化された
記述子が数Ｂ。−Ｂ６を表わすかどうかに従って０また
は１となる。水平方向ＦＲＯＭ４９２の出力は、加算チ
ップ４９６に対して一人力として加えられる。加算チッ
プ４９６に対する他の入力は、中心の問題のピクセルＰ
と対応する８ビツトの並列出力シフト・レジスタ４７８
のターミナルＤによシ与えられる。 この中心のピクセルもまた、垂直方向のＦＲＯＭ４８１
のターミナルＡ。およびＲＡ Ｍ ４２８のデータ人力
に対して与えられてこの信号内にＮビットの遅れを先じ
、これによ多回線４７４および垂直方向のＦＲＯＭのタ
ーミナルＡ４に信号（Ｐ−Ｎ ）を生じさせる結果とな
る。ピクセル（Ｐ−Ｎ）は回線４６５上でＲＡ Ｍ ４
３０に対して加えられてこの信号内にＮビットの遅れを
生じ、これにより回線４６６上および垂直方向ρＦＲＯ
ＭターミナルＡ５において信号（Ｐ−２Ｎ）を生じる結
果となる。最後に、ピクセル（Ｐ−２Ｎ）が回線４６８
上でＲＡ Ｍ ４３２に対して与えられて信号内にＮビ
ットの遅れを生じさせ、これによ多回線４７０上および
垂直方向のＦＲＯＭり−ミナルＡ６において信号（Ｐ−
３Ｎ）を生じる結果となる。垂直方向のＦＲＯＭ４８１
からの出力は、垂直方向のＦＲＯＭ４８１においてコー
ト９化された記述子が数Ａ。−Ａ６もしくはその組合せ
を表わすがどうかに従ってＯまたは１となる。このため
、加算チップ４９６の出力は、その３つの入力の２進数
値に従って２進数値００，０１．１ｏまたは１１となる
。 第１７図においては、第１６図の加算チップ４９６から
の出力がマトリックス・フィルタ回路５００に対して与
えられる。特に、この加算チップ４９６からの出力は、
回線５０３．５０５上でＡＮＤゲ−） ５０２およびＯ
Ｒゲート５０４の入力側に対して加えられる。ＡＮＤゲ
ート５０２の出力は、回線５０７上でレジスタ５０６の
第１の入力ターミナルに対して加えられる。ＯＲゲート
５０４の出力は、回線５０９上でレジスタ５０６の第４
の入力ターミナルに対して加えられる。 第１６図のカウンタ４０２．４０４．４０７からの出力
口＃！４１８．４２０．４２２は、それぞれ回線５１４
．５１６．５１８を介してＲＡＭ５Ｑ８．５１０．５１
２に対して接続される。ＲＡ Ｍ ５０８．５１０．５
１２もまた第１６図のＲＡ Ｍ ４２４〜４３２および
４６４に関して前に述べたと同じ方法で回線４４８上で
システム・クロックからの信号ＷＲＩＴＥ ＥＮＡＢＬ
Ｅを受取る。 クロック・／８ルスが回線４８８と接続された回線５２
０を介してレジスタ５０６に対して与えられる。 同様に、別のレジスタ５２２は回線４４８からその入力
ターミナルの１つにおいてクロック・パルスを受取る。 ＡＮＤゲ−）５０２に対する両人力がハイでなけれは、
ＡＮＤゲート５ｏ２の出力はローとなる。しかし、２つ
のハイの信号がＡＮＤゲート５ｏ２の入力側に存在して
値３即ち２進数】１のピクセルの存在を示すならば、そ
の結果レジスタ５０６の第１の入力ターミナルに対する
ハイの入力の付加を住じることになる。ＯＲゲー） ５
０４の入力側における値０即ち２進数値００のピクセル
の存在を示す２つのローの信号の存在は、カウンタの第
４の入力ターミナルに対してローの入力の付加を生じる
結果となる。理解を容易にするため、ＡＮＤゲート５０
２およびＯＲゲート５０４の入力側に存在するピクセル
が（Ｐ＋Ｎ＋１）であると仮定する。ピクセルの値がＯ
でなければ、即ちもしピクセルが１．２または３の値を
有するならば、ハイの入力がレジスタ５０６の第４の入
力ターミナルに存在することになる。第４の入力ターミ
ナルＤに対するこの入力はピクセル（Ｐ＋Ｎ＋１）とし
て第４の出力ターミナルに存在し、回線５２６上で間引
きマトリックスＰＲＯＭ５２４の入力Ａ。に対して与え
られる。第４の出力ターミナルＱからの出力もまた回線
５２８およびＲＡ Ｍ ５１０のデータ入力ターミナル
に対する回線５３０上で第５の入力ターミナルに対して
加えられ、その結果出力信号におけるＮビットの遅れを
生じることにより回線５３２上のその出力ターミナルに
おいて信号（Ｐ＋１）を生じる。回線５３２はレジスタ
５０６の第７のターミナルＤと接続され、その結果（Ｐ
＋ １．）の第７のターミナルＱにおいて出力を生じる
が、これは回線５３０上で間引きマトリックスＰＲＯＭ
５２４の入力Ａ３に対して加えられる。回線５３４の出
力（Ｐ＋１）は、回線５３６上でＲＡＭ５１２のデータ
入力側と、また回線５３８上でレジスタ５０６の第８の
入力ターミナルと接続されている。このため、ＦＲＯＭ
５２４のターミナルＡ。 はピクセル（Ｐ＋Ｎ＋１）を受取シ、第５の入力ターミ
ナルに対して第４の出力ターミナルＱの出力を与える回
線５２８によシピクセル（Ｐ＋Ｎ＋１）に生じた１ビツ
トの遅れの結果、ＦＲＯＭ５２４のターミナルＡ１はピ
クセル（Ｐ十Ｎ ）を受取る。ＦＲＯＭ５２４のターミ
ナルＡ２は、第６の入力ターミナルＤに対して第５の出
力ターミナルＱの出力を与える回＠５４０によ勺ピクセ
ル（Ｐ＋Ｎ ）に生じた１ビツトの遅れの結果、ピクセ
ル（Ｐ十Ｎ−１）を受取る。ＦＲＯＭ５２４のターミナ
ルＡ３は、回線５３４上でレジスタ５０６の第７の出力
ターミナルからピクセル（Ｐ＋１）を受取るのである。 ＲＡＭ５１２は、入力信号（Ｐ＋１）におけるＮビット
の遅れの結果、回線５４２上でレジスタ５２２の第２の
入力ターミナルＤＫ対してヒ０クセル（Ｐ−Ｎ＋１）を
与える。このように、ピクセル（Ｐ−Ｎ＋１）は回線５
４４上でカウンタ５０６の第２の出力り−ミｆ ）’ｖ
Ｑ カらＰＲＯＭ５２４のター ミ＋ルＡ５Ｖｃ現ワ
レル。ＰＲＯＭ５２４のター ミ；ｌ＃Ａ６Ｈ回線５５
０によりピクセル（Ｐ−Ｎ−１−１）に生じた１ビツト
の遅れの結果として回線５４６上でピクセル（Ｐ−Ｎ
）を受取り、第２の出力ターミナルＱの出力を第３の入
力ターミナルＤに与える。更に、ＰＲＯＭ５２４のター
ミナルＡ７は、回線５５３によシピクセル（Ｐ−Ｎ）Ｋ
生じた１ビツトの遅れの結果として回線５５２上でピク
セル（Ｐ−Ｎ−１）を受取り、第３の出力ターミナルＱ
の出力を第４の入力ターミナルに対して与える。最後に
、ＰＲＯＭ５２４のターミナルＡ４は、レジスタ５２２
の第１の出力ターミナルＱから回線５５４上でピクセル
（Ｐ−１）を受取る。ピクセルＰは、レジスタ５０６の
第８の出力ターミナルＱに生じ、回線５５６上でレジス
タ５２２の第１のターミナルＤに対して与えられる。ピ
クセルＰは、第７の出力ターミナルＱからの出力を回線
５３８上で第８の入力ターミナルＤの入力側に対して与
える結果、第８の出力ターミナルＱにおいて生じる。 回線５５６からの出力（ピクセル）もまた、回線５６２
上でＡＮＤゲート５５８．５６０の入力ターミナルに対
して与えられる。このように、近傍６２の問題のピクセ
ルの中心のピクセルを表わす出力ピクセルＰ（第３図参
照）は、２つのＡＮＤゲート５５８．５６０の各々に対
する一人力として与えられる。ＡＮＤゲート５５８．５
６０に対する他の入力は、それぞれＯＲゲート５６４．
５６６の出力から与えられる。ＯＲゲート５６４．５６
６は各々、ＰＲＯＭ５２４にコート１化された値の近傍
の結果としてピクセルＰに対し割当てられた値０ （０
０）、２（１０）’Ｅたは３ （１１）に従ってＰＲＯ
Ｍ５２４からその入力の１つを受取る。ＯＲゲート５６
４．５６６に対する他の入力は、ピクセルＰの形態でカ
ウンタ５０６の第３の出力ターミナルＱから与えられる
。これは下記の如く行なわれる。もしＡＮＤゲート５０
２の出力がハイである、即ち値３（１１）のピクセルが
ターミナル５０３．５０５に存在することを示す両人力
がハイであれば、ピクセル（Ｐ十Ｎ＋］）は回線５０７
上でレジスタ５０６の第１のターミナルＤに対して与え
られる。ピクセル（Ｐ十Ｎ＋１）の形態のレジスタ５０
６の第１の出力ターミナルＱの出力は、回線５７０上で
ＲＡ Ｍ ５０８のデータ入力側に与えられる。 ＲＡ Ｍ ５０８のＮビットの遅れ社、回線５７２上で
レジスタ５０６の第２の入力ターミナルＱに対して与え
られるピクセル（Ｐ＋１）をその出力ターミナルにおい
て生じる。レジスタ５０６の第２の出力ターミナルＱか
らの出力は、回線５７４上でレジスタ５０６の第３の入
力ターミナルＱに対して加えられる。その結果ピクセル
入力（Ｐ＋１）において１ビツトの遅れを生じ、これに
よシレジスタ５０６の第３の出力ターミナルＱにおいて
ピクセルＰを生じるが、この出力は回線５６８によ５Ｏ
Ｒゲート５６４．５６６に対して接続される。 もし回線５０３．５０５上の入カピク、セルが０（００
：の値を有するならば、ＡＮＤゲート５０２の出力はＯ
となシ、従ってＯＲゲート５６４．５６６の出力および
ＡＮＤゲート５６８．５６０の出力は０ （００）とな
る。従って、ＡＮＤゲート５５８および５６０からその
入力を受取るＯＲゲート５７６の出力はＯとなる。もし
回線５０３および５０５上の入力ピクセルが値３ （１
１）を有するならば、ＡＮＤゲート５０２の出力はハイ
となり、ＯＲゲート５４６．５６６に対して再び得られ
る前に（Ｎ＋１）ビットだけ遅らされ、その結果ＯＲゲ
ート５６４．５６６の出力ターミナルにおいてノ・イの
出力を生じることになる。従って、両方の入力がピクセ
ルＰから生じる結果となるため、ＡＮＤゲート５５８．
５６０に対する両人力はハイとなる。このように、ＡＮ
Ｄゲート５５８．５６０の出力はハ１イとなシ値３（１
１）を表わす。更に、ＯＲゲート５７６からの出力もま
たＪとなる。 さもなければＯＲゲート５６４．５６６およびＡＮＤゲ
ート５５８．５６０は、問題のピクセルＰがＰＲＯＭ５
２４によシ値０（００）、２（１０）または３ （１，
１）のどれが割当てられるかに従ってＦＲＯＭ ５２４
からの出力によ多制御される。即ち、もしピクセルＰが
値１（０１）または２（１０）を有するならば、これは
ＰＲＯＭ５２４においてコード化された近傍に従って０
（００）、２ （］、 Ｏ）または３（１１）となる。 ＯＲゲート５７６から２しくルのビデオ出力信号が得ら
れる。必要に応じて、３レベルのビデオ出力信号をＡＮ
Ｄゲート５５８．５６０から得ることもできる。２しＲ
ルのビデオ出力信号は、必要に応じてＣＲＴまたはＯＣ
Ｒシステムに対して与えることができる。 事後の即ちこれ以降の間引きマトリックス・フィルタを
第３図、第４図、第７図、第９図および第１７図に示さ
れるマトリックス・フィルタ回路に対してその後使用す
ることもでき、また二重線結合または重複回線を排除す
ることにより別の間引き操作を行なうため第８図の回路
に内蔵することもできる。これは、第１５図に示される
二重線入力テーブル３９５に従ってプログラムされるＰ
ＲＯＭを使用することによシ行なわれる。第３図、第４
図、第７図、第８図および第１８図に示されたマトリッ
クス・フィルタ回路において使用するため第１０図にお
いて示した二重線入力テーブル７０に関して前に論述し
たように、この二重線入力テーブル３９５もまた各ピク
セルを囲む８ビツトの近傍から構成されている。事後の
フィルタ・マトリックスに対する回路は、内部の各間引
きマトリックスＦＲＯＭが第１５図の二重線入力テーブ
ル３９５に従ってデータ出力を生じるようプログラムさ
れていることを除いて、第３図、第４図、第７図および
第１７図に示された回路と同じものである。 前掲の係属中の米国特許出願に記述したように、繰込み
の核は正方形ＮｘＭではなく矩形ＭｘＮの形態でもよい
ことを理解すべきである。更に、右側の繰込みの後に必
要に応じてマ） ＩＪラックスフィルタの使用の後で左
側の繰込み操作が続くことも可能である。 当業者には、本文および頭書の特許請求の範囲に記載さ
れた如き本発明の主旨および範囲から逸脱することなく
多くの変更が可能であることが明らかであろう。
シフト・レジスタ９２はその出力を直接ＦＲＯＭ６４に
対し、また２つの入力をＦＲＯＭ６４に対して与える２
ビツトの苅列出力シフト・レジスタ９４に対して結合し
ている。 即ち、２進数０，１．２または３ （００，０１゜■０
または１１） の形態のＯＲゲート８４に対する入力に
ピクセル（Ｐ十Ｎ−ｚ ）が存在する時、ＦＲＯＭ６４
に対する入力は、（Ｐ＋Ｎ＋１）、（Ｐ＋Ｎ）、（Ｐ＋
Ｎ−１）、（Ｐ−１）、（Ｐ−Ｎ−１）、（Ｐ−Ｎ）、
（Ｐ−Ｎ＋ １ ）および（Ｐ＋１）となる。ＦＲＯＭ
６４に内蔵される第１０図の値のテーブルによれば、Ｆ
ＲＯＭからの出力は、０（００）、２（１０）または（
１１）で、これはＯＲグー）７６．７８に対して与えら
れる。もしＰＲＯＭからの出力が０（００） であれば
、ＯＲゲート７６．７８からの出力はＯとなり、従って
、もしくＮ＋１）ビットのシフト・レジスタ８２の出力
がハイでなければ、ＡＮＤ ゲート７２．７４かもの出
力は０（００） となる。もしＡＮＤゲート８９かもの
出力が（Ｎ＋１）ピクセルの後ノ・イであれば、この（
Ｎ＋１）ビットのシフト・レジスタ８２の出力はピクセ
ルＰの形）漂でハイとなる。 この結果、ハイの信号ＰはＯＲゲート７６．７８の他の
入力側において存在することになる。このため、ハイの
出力がＡＮＤ ゲート７２．７４に対して加えられる。 ＡＮＤ ゲート７２，７４に対する他の入力信号もま１
こＰであれば、ＡＮＤ ゲート７２．７４の出力はハイ
即ち（１１） となる。 もしピクセルＰが値１まｋは２を有するならば、ＡＮＤ
ゲート７２．７４はＦＲＯＭ ６４に従ってハイまた
はローの出力を生じることになり、ＡＮＤゲート７２．
７４の出力はＯ（００）となる。前述の如く、もしこの
ピクセルが３ならば、（Ｎ＋１）ビットのシフト・レジ
スタ８２からの出力はＯＲゲート７６．７８の出力を制
御することになる。 特に、もしピクセル（Ｐ＋Ｎ＋ ｉ ）が値１まＴこは
２を有するならば、ＡＮＤ ゲート８０の出力はロー（
０）となり、ピクセルＰに対する（Ｎ＋１）ビットのシ
フト・レジスタ８２の出力はＯとなる。 このように、ＰＲＯＭ ｓ ４の出力がＯＲゲート７６
゜７８の出力を制御する。もしＦＲＯＭ６４の出力が０
（００） であり、ピクセルＰが３（１１）でなければ
、ＡＮＤ ゲート７２．７４の出力は０となる。 もしＦＲＯＭ ６４の出力が２（１０）ならば、 ＡＮ
Ｉｙ−ドア２の出力はハイとなり、ＡＮＤ ゲート７４
の出力はローとなり、その結果（ｌＯ）となる。もしＦ
ＲＯＭ６４の出力が３（ｔｔ）ならば、両方のＡＮＤ
ゲート７２．７４の出力はハイ即ち（１１）となる。 あるいはまに１繰込み回路３０の出力は、各々が更に不
確定ピクセルを排除する直列に結合された複数の、望ま
しくは３つのマトリックス・フィルタ回路６０に対して
与えられる。最後に、最後のマトリックス・フィルタ回
路６０からの２つの出力ビットがＯＲゲート（第４図参
照）に対して加えられて、２つのレベルのビデオ入力信
号の間引きされたイメージを表わす２レベルのビデオ出
力信号を生じる。必要に応じて１間引きされた２し×ル
のビデオ出力信号を、イメージ・マスクを含むことがで
きるディジタル・ディスプレイまｋはＯＣＲ７ステムに
対して加えることができる。 第４図においては１本発明によるシステムが全体的に番
号１００で示されている。このシステムは、イメージを
６４の水平方向ピクセルにディジタル比するため６４累
子即ちフォトダイオード９の走査アレー長をとる。従来
のクロック（図示せず）は、７ステム１００に対してタ
イミング・／ξルスを提供する。ピクセルな表わすディ
ジタル比された入力ビデオ信号は走査アレー（図示せず
）からシステム１００に対して与えられる。６つの６４
ビツトのシフト・レジスタ１０２．１０４．１０６゜１
０８．１１０および１１２は、垂直方向の繰込みＦＲＯ
Ｍｌ１４に対して水平方向のピクセル入力を与える。も
し６４素子 のアレーが走査のため用いられるならば、
６つの６４ビツトのシフト・レジスタ１０２〜１１２は
、各々が６４ビツトずつ離れ１こ信号Ａ１、Ａ２． Ａ
３、ＡＱ％Ａ４． Ａ５、Ａ６ が同時にＦＲＯＭｌ１
４に到達するようにピクセル入力における適正な遅れを
生じることが明らかであろう。 垂直方向のＦＲＯＭＩ ｌ ４かもの出力は加算チップ
１１６に対する入力の１つを与える。 入力ビデオ信号およびクロック信号もまた１８８ビツト
のシフト・レジスター１８に対して加えられる。このシ
フト・レジスター１８の出力およびクロック信号または
８ビツトの並列出力シフト・レジスタ１２０に対して加
えられる。最初に入力ビデオ信号を１８８ピクセルだけ
桁送りすることＫより、ピクセルＢ７ が与えられる。 即ち、ピクセルＢ１ 乃至Ｂ６ を寿るため、Ａ１ か
ら始めて３Ｘ６４ビツトの桁送りがピクセルＢ。を見出
すことになる。水平方向のストリングＢ およびＢ１１ における最後のピクセルに隣接する最初のピクセルを見
出すためには、１９２ビツトの桁送りは４ビツトだけ減
じられ、即ち桁送りは１８８ビツトとなる。入力が７つ
の出力（最後の出力は結合されない）の各々において１
ビット桁送りされる時、１８８ビツトの並列桁送りシフ
ト・レジスター１８の出力は８ビツトの並列出力シフト
・レジスター２０に対して加えられてビットＢ。乃至Ｂ
６ を得る。 ８ビツトの並列出力シフト・レジスター２０からの７つ
の出力Ｂ。乃至Ｂ６ は、１つの入力を加算チップｌ１
６に対して与える水平の繰込みＦＲＯＭＩ−２の入力側
に加えられる。最後に１シフト・レジスター１８からの
出力は、クロック・パルスと共に、４ビツトのシフト・
レジスター２４に対して加えられてヒ０クセルの出力Ｂ
。 を生じる。この出力もまた加算チップ１１６に対して加
えられる。加算チップ１１６は、その入力ターミナル１
，１７およびＩＸにおける信号の存否に応じてその出力
ターミナルＦ１、Ｆ。 において出力０ （００） 、ｌ （０１１、２（１０
）または３（Ｉｌｌ を生じる。 ターミナルＦ およびＦ。がらの出力・ξルスは、点線
１３０Ａで示されるマトリックス・フィルタ回路に加え
られる。特にＯＲゲート」３２は、このパルスを受取り
、もし一方の入力が・・イである、即ち加算チップ１１
６の出力が１．２または３であれば出力パルスを生じる
。ＯＲゲート１３２に対する１つの入力およびクロック
・パルスは６５ビツトのシフト・レジスタ１３４に対し
て加えられ、ＯＲゲート１３２に対する他の入力および
クロック・・ξルスは別の６５ビツトンフト・レジスタ
１３６に対して加えられる。これらシフト・レジスタ１
３４．１３６の出力は、ＡＮＤゲート１３８およびＯＲ
ゲート１４０に対して加えられる。ＡＮＤゲート１３８
は、その人力がハイである時のみハイの出力を生じるが
、これは加算チップＮ、６からの３（１１）の出力を意
味する。ＯＲゲートエ４０は、もし加算チップ１１６か
らの出力が１．２または３ならばハイの出力を生じる。 ６５段のシフト・レジスタ１３４．１３６の結果値は、
問題のピクセル即ちＡ。即ちＰＫ対する近傍の最後のピ
クセルからの第３図のヒ０クセルの近傍６２を桁送りす
る。 近傍６２１Ｃおける８つのピクセルは下記の如く与えら
れる。即ち、ＯＲゲー）１３２がらの出力はクロック・
ノξルスと共［２ビツトの並列出力シフト・レジスタ１
４２に対して加えられる。シフト・レジスタ１４２がら
の最初の出力は、近傍６２のピクセル８に対する出力を
与える。シフト・レジスタ１４２からの第２の出力は、
近傍６２のピクセル１に対する出力を生じる。 ＯＲゲ−）１３２からの出力もまた。クロック・ｚｅ
ルスと共に、６４ピントのシフト・レジスタ１４４に対
して加えられ、その出力は２ビツトの並列出力シフト・
レジスタ１４６に対して加えられる。シフト・レジスタ
１４６の１つの出力は結合されない。シフト・レジスタ
１４６の他の出力は、近傍６２のピクセル２に対する出
力を与える。 ＯＲゲート１３２の出力は、近傍６２のピクセル７に対
する出力を生じる。 シフト・レジスタ６２からの出力は、クロック・パルス
と共に別の６４ビツトの７７ト・レジスタ１４８に対し
て加えられ、近傍６２のピクセル５に対する出力を与え
る。シフト・レジスタ１４８の出力は２ビツトの並列出
力ソフト・レジスタ１５０に対して与えられ、このレジ
スタは近傍６２のピクセル４および３に対する出力を与
える。 近傍のピクセル１乃至８に対する出力は、第１゜図の二
重人力テーブル７ｏに従ってプログラムされる間引きＰ
ＲＯＭ１５２に対して加えられる。ピクセル５．６．７
および８は垂直方向のディジタル入力を行ない、ピクセ
ル１．２．３．４は水平方向のディジタル入力を行なう
。ＰＲＯＭ１５２からの出力は、第１０図の二重入力チ
ーノル７０に従って０，２または３（００，１ｏおよび
１１）となる。 もし加算チップ１１６の出力が３（１１１に等しければ
、ＯＲゲート１５４．１５６の出力はハイ （１１）
となる。もし加算チップ１１６の出力が零（００）に等
しければ；ＯＲゲート１５４．１５６の出力はロー（０
０）となる。じカル、もし加算チップ１１６の出力が１
または２ならば、ＯＲゲート１４０の出力はハイとなる
。このハイの出力は、ＡＮＤゲート１５８．１６０に対
して与えられる。このように、もしＡＮＤゲート１５８
または１６０に対する他の入力のいずれが一方がハイな
らば、このＡＮＤゲート１５８または１６０の各々の出
力はハイとなる。この状態は、もし二重人力テーブル７
０における値が２（１，０１または３（１１）であれば
生じる。このため、１ｏまたは１１の出力がＯＲゲート
１５４および１５６によって与えられる。もし二重人力
テーブル７゜における値が０であれば、ＦＲＯＭ］５２
からの両方の出力１ｔｏ−とな’）ＡＮＤゲ−） １５
８．１６０をローにさせる。その結果、ＯＲゲート１５
４．１５６の出力にローの信号（００）を生じることに
なる。別のマトリックス・フィルタ１３０Ｂおよび１３
０Ｇは第４図に示される如ぎマトリックス・フィルタ１
３０Ａと直列に結合されて、これ以上の不確定ピクセル
を排除することにより更に間引き操作を行なうことがで
きる。その結果の出力は、次にＯＲゲート１６２に対し
て加えられて、間引ぎされたイメージを表わす２レベル
のビデオ出力信号を生じる。 処理量を改善するためには、複数の並列走査アレーを用
いることが望ましい。第５図においては、各アレーはＮ
個の素子即ちＮ個のピクセルの長さを有するものとする
。典型的なアレー長は６４累子である。しかじ、隣接す
るアレー間の境界においては走査アレーが新たなライン
を開始する時前のラインの格納された入力データによる
誤差の介入が排除されるように、隣接する各アレーから
のＮ個のピクセル入力が加重された繰込み操作のため用
いられる。このためには、隣接するあるアレーからの適
当に遅れを生じた信号が水平方向のＰＲＯＭ１６６にお
いて代替できるように、繰込み回路１６５を用いてピク
セル位置が１つのアレーの終りけ近にある時を判定する
。垂直方向のＰＲＯＭ１６８は、ビデオ入力信号および
６つのＮビットの遅延レジスタ１７０〜１８０かもその
入力を受取る。このように、問題の領域２６に対して第
１図に示されるように、ピクセルＰ＋３Ｎ＋４、Ｐ＋２
Ｎ＋４、ｐ＋Ｎ＋４、Ｐ＋４、Ｐ−Ｎ＋４、Ｐ−２Ｎ＋
４、Ｐ−３Ｎ＋’４が垂直方向のＰＲＯＭ１６８の入力
に対して加えられる。垂直方向のＰＲＯＭ１６８の出力
は、レジスタ１８２により４ビット遅れ、加算チップ１
８４に対して１人力として与えられる。レジスタ１７２
からの出力、即ちＰ十Ｎ＋４は右側のアレーに対して右
の出力として与えられる。また、レジスタ１７６からの
出力は即ちＰ−Ｎ＋４は左側アレーに対して左側の出力
として与えられる。 左側のアレ〜からの右側の出力信号である左側アレーか
らの入力は、１対の４対１のマルチプレクサ１８６．１
８８に対して１つの入力として与えられる。このマルチ
プレクサ１８６．１８８もまた、右側アレーからの左側
の出力信号である右側アレーから入力を受取る。マルチ
プレクサ１８６．１８８に対する最後の入力は、ピクセ
ルＰ＋４の形態でレジスタ１７４がら受取る。 マルチプレクサ１８６の出力は、マルチプレクサ１８６
の出力は８ビツトの並列出力シフト・レジスタ１９０に
対して加えられ、マルチプレクサ１８８の出力は８ビツ
トの並列出力シフト・レジスタ１９２に対して加えられ
る。シフト・レジスタ１９０，１９２の出力は、８ビツ
トの２二】マルチプレクサ１９４に対して加えられる。 マルチプレクサ１９４は、シフト・レジスタ１９０また
は１９２のどちらがその出力を水平方向のＦＲＯＭ１６
６に加えることになり、これにより１つ置きの走査線の
取扱いを容易にする。 水平方向のＦＲＯＭ］６６からの出力（均は、加算器１
８４に対する１つの入力として４先られる。 前述の如く、４ビツトの遅延レジスタ１８２かもの出力
は別の入力を加算器１８４に与える。加算器１８４に対
する最後の入力（８は、元のイメージからの問題となる
ピクセルである。加算器１８４は３つの入力を組合せて
、第７図に示されるマトリックス・フィルタ回路２１０
に対して加えられる出力０ （００１、ｌ （０１１、
２（１０１または３（１１）を生じる。 シフト・レジスタ１９０．１９２は、マルチプレクサ１
９４に対する問題の領域に対する７つの水平方向のピク
セルを与える。マルチプレクサ１８６．１８８は、第６
図におけるピクセル・タイミング・ロジックから得られ
る論理信号に応答してそれぞれシフト・レジスタ１９０
，１９２に対して入力を与える。更に、マルチプレクサ
１９４は、これもまたヒ０クセル・タイミング・ロジッ
クから寿られる奇数選択論理信号の存否に基づいてレジ
スタ１９０または１９２の一方を選択する。 更に、第５図に関して、クロック・パルスが全てのシフ
ト・レジスタに対して与えられることを理解すべきであ
る。 第６図においては、第５図の繰込み回路１６５に対する
タイミング論理回路が１９６で示されている。このタイ
ミング論理回路１９６は、Ｎに対応するカウント能力を
有するカラ／り１９７を含むが、Ｎは１つのアレーにお
ける素子数と対応し、例えばもしＮ−６４ならば、カウ
ンタ１９７は６ビツトのカウンタとなる。クロック・パ
ルスはシステムのクロック（図示せず）からカウンタに
より受取られて、ピクセル数即ちアレー１ｉｃオイテ使
用される素子数をカウントする。カウンタ１９７からの
出力は、３査目のピクセル検出器１９８に対して加えら
れる。カウンタ１９７からの最初の２つの出力は、３番
目のピクセル検出器１９８に対して与えられる前に、そ
れぞれインバータＪ、９９．２００によって反転される
。このようＫ、検出器１９８の出力は、その最初の２つ
の出力の双方がカウンタ１９７からの２つのハイの出力
の反転の結果としてローとならなければ１であり、これ
と同時にこの出力はピクセル３の発生を表示する第６図
に示した如き負になるパルスとなる。検出器１９８の出
力は、インバータ２０１により反転されて、トグル・フ
リップ７０ツブ２０２に対して加えられる。このトグル
・フリップフロップ２０２は、ピクセル３信号の存否に
応答して、出、力ｉ”ＯＤＤ ５ＥＬＥＣＴＪ と反転
された出力「０ＤＤＳＥＬＥＣＴＪ即ちＯＤＤ ５ＥＬ
ＥＣＴの間を繰返しトグル動作する。 カウンタ検温れ出力即ち出力ＣＡＦｔＲＹ は、セット
／リセット・フリップフロップ２０３のリセット入力側
およびセット／リセット・フリップフロップ２０４のリ
セット入力側に対して加えられる。更に、出力ＣＡＲＲ
ＹはＡＮＤゲート２０５の一入力端に加えられ、他のＡ
ＮＤゲート２０６の一入力端に加えられる。ＡＮＤゲー
ト２０５は、トグル・フリップフロップ２０２の出力０
ＤＤＳＥＬＥＣＴからその他の入力を受取る。ＡＮＤゲ
ート２０６は、その他の入力をトグル・フリップフロッ
プ２０２の出力ＯＤＤ ５ＥＬＥＣＴから受取る。Ａ
Ｎ Ｄゲート２０５の出力は、セット／リセット・ソリ
ツプフロツ７”２０７のセット・ターミナルに対して加
えられる。ＡＮＤゲート２０６の出力は、セット／リセ
ット・フリップフロップ２０８のセット・ターミナルに
対して加えられる。フリップフロップ２０３は、フリッ
プフロップ２０２からその入力側において０ＤＤＳＥＬ
ＥＣＴを受取る。フリップ７０ツズ２０７は、そのリセ
ット入力側においてフリップフロップ２０２から出力ｏ
ＤＤ ５ＥＬＥＣＴを受取る。 フリップフロップ２０４は、そのセット入力側において
フリップフロップ２０２から出力０ＤＤＳＥＬＥＣＴを
受取る。フリップフロップ２０８は、そのリセット入力
においてフリップ７０ツズ２０２から出力ＯＤＤ ５Ｅ
ＬＥＣＴを受取る。 フリップフロップ２０２からの田力信号ＯＤＤ５ＥＬＥ
ＣＴは、第５図のマルチプレクサ１９４に対して加えら
れる。信号ＯＤＤ ５ＥＬＥＣＴがローの時、マルチプ
レクサ１９４Ｖｉシフト°レジスタ」９０からの入力（
偶数）を選択する。信号ＯＤＤ ５ＥＬＥＣＴがハイの
時、マルチプレクサ１９４はシフト・レジスタ１９２が
らの入力（奇数）を選択する。更Ｋ、信号ＯＤＤ ５Ｅ
ＬＥＣＴが存在する時、フリップフロップ２０４は信号
ＥＶＥＮ ＬＥＦＴがセットされ、フリップフロップ２
０８からの信号ＥＶＥＮ ＲＩＧＨＴがリセットされる
。このように１マルチプレクサ１８６に対する入力ＥＶ
ＥＮ ＬＥＦＴが付勢され、フリップフロップ２０４が
次のカウンタ信号ＣＡＲＲＹによりリセットされるまで
、マルチプレクサ１８６をして左側のアレーのピクセル
・ブータラシフト・レジスタ１９０に対して与えさせる
。更Ｋ、信号ＯＤＤ ５ＥＬＥＣＴが存在する時、フリ
ップフロップ２０３はセットされて出力ＯＤＤ ＬＥＦ
Ｔを生じ、フリップフロップ２０７からの信号０ＤＤＲ
工ＧＨＴｉリセツトされる。このよ５ＶＣ，マルチプレ
クサ１８８に対する入力ＯＤＤ ＬＥＦＴが付勢されて
、フリップフロップ２０３が次のカウンタの信号Ｃ，Ａ
ＲＲＹＶｃよりリセットされるまで、マルチプレクサ１
８８をして左側のアレーのピクセル・データをシフト・
レジスタ１９２に対して与えさせるのである。 出力信号ＣＡＲＲＹがハイになると、この状態はハイの
信号ＯＤＤ ５ＥＬＥＣＴが存在する時ピクセルの位置
Ｏに生じるわけであるが、フリツズ７０ツブ２０８Ｖｉ
セットされ、マルチプレクサ１８６は続く走査線上の信
号ＯＤＤ ５ＥＬＥＣＴによりリセットされるまで入力
Ｅ Ｖ Ｅ Ｎ ＲＩＣ，ＨＴにより右側のアレ一人力
データを選択する。同様に、出力ＣＡＲＲＹおよびハイ
の信号０ＤＤＳＥＬＥＣＴが存在する時は、フリップフ
ロップ２０７がセットされ、マルチプレクサ１８８は続
く走査線上の信号ＯＤＤ ５ＥＬＥＣＴによりリセット
されるまで入力ＯＤＤ ＲＩＧＨＴにより右側のアレー
の入力データを選択する。 第７図においてはマトリックス・フィルタ回路２１０が
示されている。この回路は第３図のマトリックス・フィ
ルタ回路６０と類似するが、第５図の場合と同様に隣接
するアレー間の境界点におけるピクセルを収容するよう
に変更されている。 入力ビクセルは、右側のアレーに対する出力ＲＩ（１，
ＨＴ ３とＮビットのシフト・レジスタ２１４に対する
入力を与えるＯＲゲート２］２によって受取られる。Ｎ
ビットのシフト・レジスタ２１４の出力は、２ビツトの
並列出力シフト・レジスタ２１６、カッド２人カマルチ
ゾレクサ２１８の一入力端、および別のＮビットのシフ
ト・レジスタ２２０に対して与えられる。Ｎビットのシ
フト・レジスタ２２０の出力は、２ビツトの並列出力シ
フト・レジスタ２２２、カッド２人カマルチズレクサ２
１８の別の入力側および別のＮビットのシフト・レジス
タ２２４に対して与えられ、左側アレーに対して出力Ｌ
ＥＦＴ ３を与える。Ｎビットのシフト・レジスタ２２
４の出力は、２ビツトの並列出力シフト・レジスタ２２
６およびカッド２人カマルチズレクサ２１８の一入力端
に加えられる。更に、この出力は、左側アレーに対して
出力ＬＥＦＴ ｌ、２を与える。 ２ビツトの並列出力シフト・レジスタ２１６カ・らの−
出力は、右側アレーに対し出力ＲＩＧＨＴ２を与え、ま
たカット″２人カマルチズレクサ２２８に対して一人力
を与える。２ビツトの並列出力シフト・レジスタ２１６
の他の出力は、間引ぎマトリックスＦＲＯＭ２３０の入
力ターミナルＧに対して加えられる。２ビツトの並列出
力シフト・レジスタ２２かもの一出力は一人力をカッ）
゛２ｒｌ’マルチプレクサ２２８に対して与え、また出
力ＲＩＧＨＴ Ｉを右側アレーに対して与える。２ビツ
トの並列出力シフト・レジスタ２２２の他の出力は、そ
の近傍が検査中であるピクセルを表わす出力を与える。 ２ビツトの並列出力シフト・レジスタ２２６の一出力は
、カッド２人カマルチプレクサ２２８に対して一人力を
与える。２ビツトの並列出力シフト・レジスタ２２６の
他の出力は、間引ぎマトリックスＦＲＯＭ２３０のター
ミナルＢに対して加えられるのである。 マルチプレクサ２１８に対する別の入力は、右側アレー
からの入力Ｆ（ＩＣ，ＨＴ３および右側アレーからの入
力ＲＩＧＨＴ ｌ、２が与えられる。 しかし、入力ＲＩＧＨＴ ｌ、２からの入力もまた、そ
の出力側がマルチプレクサ２１８に対する別の入力を与
えるＮビットのシフト・レジスタ２３２に対して加えら
れる。 マルチプレクサ２２８に対する別の入力は、左側アレー
からの入力ＬＥＦＴ ｌおよび左側アレーかもの入力Ｌ
ＥＦＴ ２から与えられる。左側アレーからの入力ＬＥ
ＦＴ ３は、その出力側がマルチプレクサ２２８に対す
る別の入力を与える２ビツトの並列出力シフト・レジス
タ２３４に対して加えられる。 ＮＯＲゲート２３６は、第６図に示されるＮビットのカ
ウンタ１９７の出力からの入力信号を受取り、入力信号
の状態に従ってマルチプレクサ２２８に対して）・イま
たはローの出力信号を与える。通常は、ＮＯＲゲート２
３６の出力は、ＰＲＯＭ２３０のターミナルＡ％Ｄおよ
びＦに対してマルチプレクサ２２８から与えられる出力
が図に示すようにマルチプレクサ２２８の入力から確認
されるようにローとなる。しかし、もしＮＯＲゲート２
３６に対する全ての入力がロー（アレーにおける最初の
ビット即ち絵素を示す）であるならば、ＮＯＲゲート２
３６の出力はノ・イとなり、左側アレーの最後の３つの
ビット即ちアレー素子に対するその入力をマルチプレク
サ２２８に切換えさせる。これらの最後の３つのピッ）
（Ｎ−２）、（Ｎ”ｌ）およびＮはこの時、ＰＲＯＭ２
３０のターミナルＡ％ＤおよびＦに対して加えられる。 ＡＮＤゲート２３８もまた、第６図に示されるＮビット
のカウンタ１９７の出力側から入力信号を受取り、入力
信号の状態に従ってマルチプレクサ２１８に対してハイ
またはローの出力信号を与える。通常は、Ａ Ｎ Ｄゲ
ート２３８の出力はローとなり、その結果マルチプレク
サ２」８からＰＲＯＭ２３０のターミナルＣ，Ｅおよび
Ｈに対して与えられる出力が図に示すようにマルチプレ
クサ２１８の入力から確認される。しかし、もしＡＮＤ
ゲート２３８に対する入力が全てハイ（最後のビット即
ちアレーにおける絵素を示す）であれば、ＡＮＤゲート
２３８の出力はハイとなり、マルチプレクサ２１Ｂをし
てその入力を最初の３ビット即ち右側アレーのアレー絵
素へ切換えさせる。これらの最初の３ビツト （ｏ）、
（１）および（２）Ｕ次ＫＰＲＯＭ２３０（７）ターミ
ナルＣ１ＥおよびＨに対して加えられる。ＰＲＯＭ２３
０からの出力は、図に示しかつ第３図に関して記載する
ようにＯＦｔゲート７６．７８に対して加えられる。 このため、以上のことから、中心のアレーに対する絵素
の線の始めに、左側のアレーの最後の３つのピクセルお
よび右側アレーの最初の３つのピクセルが第７図のピク
セル近傍２４０に対して用いられる。 第８図においては、複数の繰込み回路が並列に配列され
番号２５０で示されている。第５図において１６５で示
される形式であることが望ましい並列の各繰込み回路２
５２〜２５８はディジタル化された入力信号を受取り、
これについて前述の如（加重された繰込み操作を行なう
。このように、本システムの処理量は改善される。更に
、第８図に示されるように、各繰込み回路２５２〜２５
８は、必要に応じてマトリックス・フィルタＭの数を多
くも少なくもすることができるが、第７図において番号
２１０で示された形式のものであることが望ましい３つ
のマトリックス・フィルタＭが後続することが望ましい
。繰込み回路２５２〜２５８の各々およびその後続のマ
トリックス・フィルタＭは１つの文字間引き装置（ＣＴ
）としての特徴を具有する。第８図に示されるように、
間引ぎを行なうべぎ元の対象物の大きさおよび倍率に基
づいて更に間引き操作を行なうため、最初ＯＣＴに対し
て直列に別の繰込み回路およびマトリックス・フィルタ
Ｍを結合することもできる。 第９図においては、別のマトリックス・フィルタ回路が
番号２６０で示されている。二１人カテーブル７０はＦ
ＲＯＭ６４にプログラムされる第３図のマトリックス・
フィルタ回路６０とハ対照的に５マトリツクス・フィル
タ回路２６ （１：ダイナミック即ち能動的な方法で値
３（Ｉｌｌ のピクセルからの情報を用いる。これが行
なわれる時、複数の並列のフィルタ・マトリックスがそ
の値およびその３×３の近傍におけるヒ０クセルの値に
従って各ピクセルを即時−回フィルタすることにより間
引き法の速度を増進するように構成されている。 特に、もしピクセルの値が１であれば、３Ｘ３の近傍に
存在する値１．２．３は１とされ、０は０とされ、第１
１図に番号３７０として示されるフィルタ・マトリック
スは第１０図のフィルタ・マトリックスと同じ方法で使
用される。しかし、もしピクセル値が２であれば、その
３×３の近傍における値が分析され、３つのフィルタ・
マトリックスの１つが以下の如（に用いられる。もし３
Ｘ３の近傍に値３のピクセルが存在するならば、この３
は１とされ、２、■および０は０とされる。 第１２図において番号２７５として示されるフィルタ・
マトリックスが次に用いられる。もし３×３の近傍に値
３のピクセルが存在しないが値２のピクセルが存在する
ならば、２およびＩの値は１とされ、値０は０にされる
。第１３図に番号３８０で示されるフィルタ・マトリッ
クスが次に用いられるＧもし３Ｘ３の近傍に値３のピク
セルが存在せず１およびＯのみが存在するならば、第」
４図において３８５で示されるフィルタ・マトリックス
が用いられる。 必要に応じて、第１１図に示されるフィルタ・マトリッ
クス３７０および第１４図に示されるフィルタ・マトリ
ックス３８５が１つのマトリックスに組合せることがで
きる。特に、もしこのピクセルが値１または値２を有し
その３Ｘ３の近傍には２または３の値が存在しなければ
、第１１図のフィルタ・マトリックス３７０と１司じも
のであるこの組合せによるフィルタ・マトリックスが用
いられる。値２の他のピクセルについては、３Ｘ３の近
傍に３が存在するならば第１２図のフィルタ・マトリッ
クス３７５が用いられ、３Ｘ３の近傍に３が存在しない
がその近傍に値２が存在するならば第１３図のフィルタ
・マトリックス３８０が用いられる。 フィルタ・マトリックス２６０は、第２図、第４図また
は第５図において線２６２および２６４ＶＣ，ｒｓ＜さ
れる如き繰込み回路からそのピクセル入力を受取る。ピ
クセルＰ＋Ｎ＋１．（第３図の近傍６２参照）が線２６
２および２６４上に現われる時、これはまたＡ および
Ａ１ Ｋも現われる。このピクセルＰ＋Ｎ＋ｌはまた、
ＢｏおよびＢ１ においてピクセルＰ＋１を生じること
になる１対のＮビットのシフト・レジスタ２６６および
２６８に対しても加えられる。シフト・レジスタ２６６
．２６８からの出力は別の対のＮビットのシフト・レジ
スタ２７０，２７２に対して加えられ、その結果Ｃ６お
よびＣ□においてピクセルＰ−Ｎ＋１を生じることにな
る。 ピクセルＰ＋Ｎ＋ １もまた１対の１段の遅延フリップ
フロップ２７４．２７６に対しても加えられ、その結果
り。およびＤ□にピクセルＰＡＮを生しるＯフリップフ
ロップ２７４，２７６のピクセル出力Ｐ十Ｎは別の１段
の遅延フリップフロップ２７８．２８０に対して与えら
れ、その結果Ｇ。 およびＧ□ においてピクセルＰ＋Ｎ−１を生じる。 シフト・レジスタ２６６．２６８の出力は、１対のフリ
ップフロップ２８２，２８４に対して加えられ、その結
果Ｅ。およびＥｌにおいてピクセルＰを生じることにな
る。フリップフロップ２８２．２８４のピクセル出力は
、別の対の１段の遅延フリップフロップ２８６．２８８
に対して与えられ、その結果Ｈ６およびＨ□においてピ
クセルＰ−Ｊを生じることになる。 シフト・レジスタ２７０，２７２の出力は１対の１段の
遅延フリップフロップ２９０．２９２に対して与えられ
、その結果Ｆ。およびＦｌにおいてピクセルｐ−Ｎを生
じる。フリップフロップ２９０．２９２のピクセル出力
は、別の対の１段の遅延フリップフロップ２９４．２９
６に対して与えられ、八および工、においてピクセルＰ
−Ｎ −Ｊを生じる結果となる。 ピクセル出力Ａ およびＡ１はＯＲゲート２９８に与え
られて出力ＡＶ を生じる結果となる。同様に、ピクセ
ル出力Ａ。およびＡ１もまたＡＮＤゲート３００に与え
られて、出力Ａ＾を生じる結果となる。このように、ピ
クセルＰ＋Ｎ＋１が値Ｏを持たなければ出力ＡＶは１と
なり、ピクセルＰ十Ｎ＋１がイ直３を持たなければ出力
ＡへはＯとなる・同様に、出力ＢおよびＢ１はＯＲゲー
ト３０２、ＡＮＤゲート３０４に与えられて、それぞれ
出力ＢｖおよびＢ△を生じる結果となり、出力Ｃ８およ
びＣ１はＯＲゲート３０６およびＡＮＤゲート３０８に
与えられてそれぞれＣｖおよびＣ＾を生じ、出力り。お
よびり、ＶｉＯＦｌゲート３１０およびＡＮＤゲー）３
１２に与えられてそれぞれ出力ＤｖおよびＤ＾を生じ、
出力ＦおよびＦｌはＯＲゲート３１４およびＡＮＤゲー
ト３１６に与えられてそれぞれ出力ＦｖおよびＦＡ を
生じ、出力Ｇ。およびＧ１ はＯＲゲート３１８および
ＡＮＤゲート３２０に与えられてそれぞれ出力Ｇｖおよ
びＧΔを生じ、出力Ｈ８およびＨｌはＯＲゲート３２２
およびＡＮＤゲート３２４に与えられてそれぞれ出力Ｈ
ｖおよびＨ＾を生じ、出力■。およびＩよけＯＲゲート
３２６およびＡＮＤゲート３２８Ｖｃ与えられてそれぞ
れ出力■７および■Δを生じることになる。出力ＡＶお
よびＡΔにおいて妥当したように、もしその対応するピ
クセルの値が０でなければ各出力Ｂｖ−ＤｖおよびＦｖ
〜Ｉｖもまたｌとなり、またその対応するピクセルが３
でなければ各出力Ｂｖ〜ＤｖおよびＦｖ〜工、は０とな
ることになる。 出力Ａｖ〜■ｖは、値ｌを有するピクセルに対して第１
１図の二重入力テーブル即ちフィルタ・マトリックス３
７０に従ってコードされるＰＲＯＭ３３０に対して加え
られる。出力Ａ／、〜工＾は、その近傍に値３のピクセ
ルが存在する２の値を有するピクセルにおいては第１２
図の二重入力テーブル即ちフィルタ・マトリックス３７
５に従ってコードされるＰＲＯＭ３３２に対して与えら
れる。 出力Ａｖ〜■９もまた、値３のピクセルがない２の値を
有するピクセルであるもその近傍において２の値が存在
するピクセルの揚台に、第１３図の二重入力テーブル即
ちフィルタ・マトリックス３８０に従ってコードされる
ＰＲＯＭ３３４に対して与えられる。最後に、出力Ａｖ
〜工、もまた、２の値を有するもその近傍ＫＯまたは１
の値が存在するピクセルのみに対しては第１４図の二重
入力テーブル即ちフィルタ・マトリックス３８５に従っ
てコードされるＰＲＯＭ３３６に対して与えられるので
ある。 出力Ａへ〜■へもまた、１つ以上のイ直３のピクセルの
近傍に存在する時のみ／・イの出力を与えるＯＲゲー）
３３８に対して与えられる。ＯＲゲート３３８からの出
力はＡＮＤゲート３４２に対し、またインバータ３４７
を介してＡＮＤゲート３４０に対し与えられる。ＡＮＤ
ゲート３４０の出力はＡＮＤゲート３４４に対して与え
られる。 出力Ａ１〜Ｄ１およびＦ１〜工、は、値２または３の１
つ以上のピクセルがピクセル近傍に存在する時のみハイ
の出力を与えるＯＲゲート３４６に対して与えられる。 ＯＲゲート３４６からの出力はＡＮＤゲート３４０に対
して加えられる。ＡＮＤゲート３４０は、ＯＲゲート３
３８の出力がロー（値３が存在しないことを示す）の時
、およびＯＲゲート３４６の出力がノ・イ（）・イの出
力が結果として値２のピクセルが近傍に存在することを
示す）の時のみ近傍における値２のピクセル存在を示す
ハイの出力を生じるのである。 ＯＲゲート３４６からの出力もまたインパーク３４８に
より反転されかつＡＮＤゲート３５０に対して与えられ
る。このように、インバータ３４８の出力は、近傍に値
０またはｌのピクセルのみが存在することを示すＯＲゲ
ート３４６の出力がローの時のみハイとなる。 ＡＮＤゲート３４２．３４４．３５０もまた、２：４の
デマルチプレクサ３６０からピクセル値の信号Ｅ＝２を
受取る。デマルチプレクサ３６０は、その近傍が検査中
であるピクセルの２進数値を表わす入力信号Ｅ。および
Ｅｌを受取る。ピクセルＥは、値Ｏ１■、２または３を
有することができる。従って、入力信号Ｅ。およびＥｌ
は、それぞれ２進数値００、Ｏｌ、１０またＶｉ、ｌｌ
を有することＫなる。もしＥ。およびＥｌが２進数値０
０を有するならば、デマルチプレクサ３６０の出力は０
となり、出力強制数０は活動状態となる。もしＥおよび
Ｅｌが２進数値０１を有するならば、デマルチプレクサ
３６０の出力は１となり、出力ＥＮＡＢＬＥ ＰＲＯＭ
３３０は活動状態となる。 もしＥ。およびＥｌが２進数値ＩＯを有するならば、デ
マルチプレクサ３６０の出力は２となり、出力（Ｅ−２
＞は活動状態となる。もしＥ。およびＥｌが２進数値１
１を有するならば、デマルチプレクサ３６０の出力は３
となり、出力強制数３は活動状態となる。 このようＫ、もしピクセルＥが値１を有するならば、デ
マルチプレクサ３６０はＰＲＯＭ３３Ｑを使用可能状態
にする出力信号ＥＮＡＢＬＥを生じる。もしヒ０クセル
Ｐが値２を有するならば、デマルチプレクサ３６０はＡ
ＮＤゲート３４２．３４４．３５０に対して出力信号Ｅ
＝２を与える。ＡＮＤゲート３４２はこの時、もし値３
を有するピクセルがピクセルＥの近傍に存在するならば
、）・イの出力信号ＥＮＡＢＬＥを与えてＰＲＯＭ３３
２を使用可能状態にする。ＡＮＤゲート３４４け、もし
値２を有するピクセルが存在するが値３を有するピクセ
ルがピクセルＥの近傍に存在しなければ、ハイの出力信
号ＥＮＡＢＬＥを与えてＰＲＯＭ３３４を使用可能状態
にする。ＡＮＤゲート３５０は、もし値０または１を有
するピクセルのみがピクセルＰの近傍忙存在するならば
、ハイの出力信号ＥＮＡＢＬＥを与えてＰＲＯＭ３３６
を使用可能状態にする。 ＰＲＯＭ３３０．３３２．３３４および３３６の出力は
１対のＯＲゲート３６２，３６６に対して加えられる。 ＯＲゲート３６２の出力１ＡＮＤゲート３６４に与えら
れ、ＯＲゲート３６６の出力はＡＮＤゲー） ３６８に
対して与えられる。デマルチプレクサ３６０からの強制
数３の信号はＯＲゲート３６２．３６６の他の入力側に
与えられる。デマルチプレクサ３６０からの信号強制数
０はインバータ３６９により反転され、ＡＮＤゲ−）３
６４，３６８の他の入力側に与えられる。 ＰＲＯＭ３３０．３３２．３３４．３３６の出力は、Ｆ
ＲＯＭの出力にどんな信号も存在しない時プル・ダウン
抵抗３６５．３６７により接地電位に引かれる。 このため、もしピクセルＰが値０を有するならば１デマ
ルチプレクサ３６０の作用に存在する信号強制数ＯはＡ
ＮＤゲート３６４．３６８の出力をローにさせて、その
結果出力信号００を生じる。しかし、もしピクセルＰが
値３を有するならば、デマルチプレクサ３６０の出力に
存在する信号強制数３はＯＲゲート３６２．３６６の出
力側にハイの信号を、またＡＮＤゲー）３６４．３６８
の出力側にハイの信号を生じて出力信号１１を生じる結
果となる。もしピクセルＰが値１を有するならば、ＰＲ
ＯＭ３３０は使用可能状態となシ、その結果第１１図の
二重入カテーノル３７０に従って出力ＯＯ筐たは１１を
生じることになる。もしピクセルＰが値２を有するなら
ば、ＰＲＯＭ３３２．３３４または３６６の１つがＯＲ
ゲート３３８およびＡＮＤゲート３４６ Ｏ出力に従っ
て使用可能状態にされ、もし値３を有するピクセルが近
傍に存在するならばＰＲＯＭ３３２が使用可能状態にさ
れ、もし値２を有するピクセルが存在するが値３を有す
るピクセルが近傍に存在しなければＰＲＯＭ３３４が使
用可能状態にされる、もし値１または０を有するピクセ
ルのみが近傍に存在するならばＦＲＯＭ３３６が使用可
能状態にされる。 第１６図においては、繰込み回路に対する別の実施例４
００が示される。第１６図においては、第２図、第４図
および第５図の実施例において前に用いられたシフト・
レジスタの代シにＲＡＭで代替されている。カウンタ４
０２．４０４．４０６はその入力回線４０８．４１０．
４１２をそれぞれ走査線当シのピクセルを表わすようロ
ーまたはハイの状態で結合されている。この数は２つの
補数である。 従って、回線当り６４ピノセルは１１１１１１００００
００となる。 最下位ビットを表わす入力回線４０８の回線４１４およ
び回線４４８上の５１［する３ビツトはカウンタ４０２
に対して接続されている。このカウンカ４０２はまた、
クロックからクロック信号を、正の電圧ソース即ち＋５
■から使用可能信号を、またカウンタ４０６から信号デ
ータ・ロードを受取る。 カウンタ４０２はカウンタ４０４に対して信号ＣＡＲＲ
Ｙ／ＥＮＡＢＬＥを送出するが、このカウンタはまた回
線４１０上で次の４ビツトを受取シ、更にカウンタ４０
６に対して信号ＣＡＲＲＹ／ＥＮＡＢＬＥを送出する。 カウンタ４０６は回線４１６上で最上位ビットを受取シ
、回線４１２上で隣接する３ビツトを受取９、またそれ
自体およびカウンタ４０４．４０２に対してロード信号
を送出する。 カウンタ４０２．４０４．４０６からの出力回線４１８
．４２０．４２２は、それぞれリート５４３４．４３６
．４３８．４４０．４４２を介してＲＡ Ｍ ４２４．
４２６．４２８．４３０．４３２に対して接続される。 ＲＡＭ４２４．４２６．４２８．４３０．４３２の各々
は、回線４４８上のシステム・クロックから信号ＷＲＩ
ＴＥ ＥＮＡＢＬＥを受取る。 走査アレーからの２進ビデオ入力信号は、回線４５２上
を８ビツトのレジスタ４５０の第１の入力ターミナルに
対して与えられる。レジスタ４５０は、ＲＡＭ４２４に
対する回線４５４上でその第１の出力ターミナルからの
入力データを供給する。ＲＡＭ４２４からの出力データ
は、回線４５６上でレジスタ４５０の第２の入力ターミ
ナルに対して与えられる。 レジスタ４５０は、その第２の出力ターミナルからＲＡ
Ｍ４２６に対し回線４５７上で入力データを与える。Ｒ
Ａ Ｍ ４２６からの出力データは、回線４６０上でレ
ジスタ４５０の第３の入力ターミナルに対して与えられ
る。レジスタ４５０はまた、回線４６２上でＲＡ Ｍ
４５４に対しその第２の出力ターミナルからの入力デー
タを供給する。ＲＡＭ４６４からの出力データは、レジ
スタ４５’０の最後（８番目）の入力ターミナルに対し
て与えられる。レジスタ４５０の４番目の出力ターミナ
ルは接続されない。レジスタ４５０の５番目の出力ター
ミナルは、回線４６５上でＲＡ Ｍ ４３０に対して入
力データを与える。ＲＡＭ４３０からの出力は、回線４
６６上でレジスタ４５０の６番目の入力ターミナルに対
して与えられる。レジスタ４５００６番目の出力ターミ
ナルは、回線４６８上でＲＡ Ｍ ４３２に対して入力
データを与える。 ＲＡＭ４３２からの出力は、回線４７０上でレジスタ４
５０の７番目の入力ターミナルに対して与えられる。 レジスタ４５０に対する４番目の入力は、ＩＫの制限抵
抗４７２を介して接続された＋５ｖのバイアスにより与
えられる。レジスタ４５０に対する５番目の入力は、回
線４７４上でＲＡＭ４２８から与えられる。ＲＡ Ｍ
４２−８に対する入力は、８ビツトの並列出力シフト・
レジスタ４７８の出力ターミナルＤ（Ｂｏ）に対して接
続された回線４７６上で供給される。レジスタ４５０は
また、回線４８０上でクロック信号を受取る。 垂直方向のＦＲＯＭ４８１は、レジスタ４５０の第１の
出力ターミナルからピクセルＡ１ を表わす入力信号を
その第１の入力ターミナルにおいて受取シ、レジスタ４
５０の第２の出力ターミナルからのピクセルＡ２を表わ
す入力信号をその第２の入力ターミナルにおいて、また
レジスタ４５０の第３の出力ターミナルからのピクセル
Ａ３を表わす入力信号をその第３の入力ターミナルにお
いて、回線４７６上のピクセルＡ。を表わす入力信号（
その第４の入力ターミナルにおいて、第５の出力ターミ
ナルからのピクセルＡ４を表わす入力信号をその第５の
入力ターミナルにおいて、第６の出力ターミナルからの
ピクセルＡ５を表わす入力信号をその第６の入力ターミ
ナルにおいて、また第７の出力ターミナルからのピクセ
ルＡ６を表わす入力信号をその第７の入力ターミナルに
おいて受取る。レジスタ４５０からの第８の出力は、回
線４８２上を８ビツトの並列出力シフト・レジスタ４７
８に対してデータを送る。 ＲＡ Ｍ ４６４は、ブロック４８６によシ表わされる
３つのカウンタの出力側に接続された回線４８４上でピ
クセル・入力アドレスを受取る。カウンタ４８６は、２
つの（Ｎ−４）を表わすようにノ・イまたはローにその
入力回線が接続されている。例えば、もしＮ＝６４なら
ば、２つの（Ｎ−４）の補数は１１１１１１０００１０
０となる。ＲＡＭ４２４．４２６．４２８．４３０．４
３２と同様に、ＲＡＭ４６４は回線４４８上でシステム
・クロックからの信号ＷＲＩＴＥ］１ＥＮＡＢＬＥ を
受取る。ＲＡ Ｍ ４６４からのデータ出力は、回線４
８８上でレジスタ４５０の最後の入力ターミナルにして
送出される。 垂直方向のＦＲＯＭ４８１および水平方向のＦＲＯＭ４
９２は、水平方向の繰込み操作のだめの左右の間引き操
作の記述子、および垂直方向の繰込み操作のだめの最上
位および最下位の間引き操作の記述子を格納するため、
必要に応じてデータ格納容量の２倍を含むことが望まし
い。このような構成によシ、スイッチ４９０を用いて繰
込み操作の中心に従って記述子間で交換させる、即ち必
要に応じて左側および最上位、または右側および最下位
に交換させるのである。 レジスタ４５０に対する各入力ピクセルは、ＲＡＭ４２
４．４２６．４２８．４３０．４３２によりＮビットだ
け遅らされる。即ち、もし回線４５２上の入力信号がピ
クセルＰ＋３Ｎを表わすならば、垂直方向のＦＲＯＭタ
ーミナルＡ１に対する入力は（Ｐ＋３Ｎ）となる。この
ピクセル回線４５４上でＲＡ Ｍ ４２４に対して与え
られてこの信号にＮビットの遅れを生じさせ、これによ
り回線４５６上および垂直方向のＦＲＯＭターミナルＡ
２に信号（Ｐ＋２Ｎ）を生じさせる。同様に、ピクセル
（Ｐ＋２Ｎ）は回線４５７上でＲＡ Ｍ ４２６に対し
て加えられてこの信号内にＮビットの遅れを生じさせ、
これによ多回線４６０上および垂直方向のＦＲＯＭター
ミナルＡ３ において信号（Ｐ−１−Ｎ）を生じさせる
結果となる。 ピクセル（Ｐ十Ｎ ）は回線４２６上でＲＡＭ４６４の
データ入力側に与えられ、その結果ＲＡＭ４６４によシ
生じた（Ｎ−４）ビットの遅れのため、（ｐ−４−４）
の入力信号を回線４８８上でレジスタ４５０に対して生
じることになる。入力（Ｐ＋４）と対応するレジスタ４
５０からの出力は、回線４８２上で８ビツトの並列出力
シフト・レジスタ４７８の入力に対してデータとして加
えられる。クロック信号もまた回線４９４上でこれに対
して加えられる。８ビツトの並列出力シフト・レジスタ
４７８は、それぞれその出力ターミナルＡ％Ｂ、Ｃ，Ｄ
、Ｅ、Ｆ’およびＧにおいて出力ピクセル（Ｐ＋３）、
（Ｐ＋２）、（Ｐ＋１）、Ｐ、（Ｐ−１）、（Ｐ−２）
、（Ｐ−３）を生じる。ターミナルＨは接続されない。 これらの出力は、水平方向のＦＲＯＭ４９２の入力側に
接続されている。水平方向のＦＲＯＭ４９２からの出力
は、水平方向のＦＲＯＭ４９２においてコード化された
記述子が数Ｂ。−Ｂ６を表わすかどうかに従って０また
は１となる。水平方向ＦＲＯＭ４９２の出力は、加算チ
ップ４９６に対して一人力として加えられる。加算チッ
プ４９６に対する他の入力は、中心の問題のピクセルＰ
と対応する８ビツトの並列出力シフト・レジスタ４７８
のターミナルＤによシ与えられる。 この中心のピクセルもまた、垂直方向のＦＲＯＭ４８１
のターミナルＡ。およびＲＡ Ｍ ４２８のデータ人力
に対して与えられてこの信号内にＮビットの遅れを先じ
、これによ多回線４７４および垂直方向のＦＲＯＭのタ
ーミナルＡ４に信号（Ｐ−Ｎ ）を生じさせる結果とな
る。ピクセル（Ｐ−Ｎ）は回線４６５上でＲＡ Ｍ ４
３０に対して加えられてこの信号内にＮビットの遅れを
生じ、これにより回線４６６上および垂直方向ρＦＲＯ
ＭターミナルＡ５において信号（Ｐ−２Ｎ）を生じる結
果となる。最後に、ピクセル（Ｐ−２Ｎ）が回線４６８
上でＲＡ Ｍ ４３２に対して与えられて信号内にＮビ
ットの遅れを生じさせ、これによ多回線４７０上および
垂直方向のＦＲＯＭり−ミナルＡ６において信号（Ｐ−
３Ｎ）を生じる結果となる。垂直方向のＦＲＯＭ４８１
からの出力は、垂直方向のＦＲＯＭ４８１においてコー
ト９化された記述子が数Ａ。−Ａ６もしくはその組合せ
を表わすがどうかに従ってＯまたは１となる。このため
、加算チップ４９６の出力は、その３つの入力の２進数
値に従って２進数値００，０１．１ｏまたは１１となる
。 第１７図においては、第１６図の加算チップ４９６から
の出力がマトリックス・フィルタ回路５００に対して与
えられる。特に、この加算チップ４９６からの出力は、
回線５０３．５０５上でＡＮＤゲ−） ５０２およびＯ
Ｒゲート５０４の入力側に対して加えられる。ＡＮＤゲ
ート５０２の出力は、回線５０７上でレジスタ５０６の
第１の入力ターミナルに対して加えられる。ＯＲゲート
５０４の出力は、回線５０９上でレジスタ５０６の第４
の入力ターミナルに対して加えられる。 第１６図のカウンタ４０２．４０４．４０７からの出力
口＃！４１８．４２０．４２２は、それぞれ回線５１４
．５１６．５１８を介してＲＡＭ５Ｑ８．５１０．５１
２に対して接続される。ＲＡ Ｍ ５０８．５１０．５
１２もまた第１６図のＲＡ Ｍ ４２４〜４３２および
４６４に関して前に述べたと同じ方法で回線４４８上で
システム・クロックからの信号ＷＲＩＴＥ ＥＮＡＢＬ
Ｅを受取る。 クロック・／８ルスが回線４８８と接続された回線５２
０を介してレジスタ５０６に対して与えられる。 同様に、別のレジスタ５２２は回線４４８からその入力
ターミナルの１つにおいてクロック・パルスを受取る。 ＡＮＤゲ−）５０２に対する両人力がハイでなけれは、
ＡＮＤゲート５ｏ２の出力はローとなる。しかし、２つ
のハイの信号がＡＮＤゲート５ｏ２の入力側に存在して
値３即ち２進数】１のピクセルの存在を示すならば、そ
の結果レジスタ５０６の第１の入力ターミナルに対する
ハイの入力の付加を住じることになる。ＯＲゲー） ５
０４の入力側における値０即ち２進数値００のピクセル
の存在を示す２つのローの信号の存在は、カウンタの第
４の入力ターミナルに対してローの入力の付加を生じる
結果となる。理解を容易にするため、ＡＮＤゲート５０
２およびＯＲゲート５０４の入力側に存在するピクセル
が（Ｐ＋Ｎ＋１）であると仮定する。ピクセルの値がＯ
でなければ、即ちもしピクセルが１．２または３の値を
有するならば、ハイの入力がレジスタ５０６の第４の入
力ターミナルに存在することになる。第４の入力ターミ
ナルＤに対するこの入力はピクセル（Ｐ＋Ｎ＋１）とし
て第４の出力ターミナルに存在し、回線５２６上で間引
きマトリックスＰＲＯＭ５２４の入力Ａ。に対して与え
られる。第４の出力ターミナルＱからの出力もまた回線
５２８およびＲＡ Ｍ ５１０のデータ入力ターミナル
に対する回線５３０上で第５の入力ターミナルに対して
加えられ、その結果出力信号におけるＮビットの遅れを
生じることにより回線５３２上のその出力ターミナルに
おいて信号（Ｐ＋１）を生じる。回線５３２はレジスタ
５０６の第７のターミナルＤと接続され、その結果（Ｐ
＋ １．）の第７のターミナルＱにおいて出力を生じる
が、これは回線５３０上で間引きマトリックスＰＲＯＭ
５２４の入力Ａ３に対して加えられる。回線５３４の出
力（Ｐ＋１）は、回線５３６上でＲＡＭ５１２のデータ
入力側と、また回線５３８上でレジスタ５０６の第８の
入力ターミナルと接続されている。このため、ＦＲＯＭ
５２４のターミナルＡ。 はピクセル（Ｐ＋Ｎ＋１）を受取シ、第５の入力ターミ
ナルに対して第４の出力ターミナルＱの出力を与える回
線５２８によシピクセル（Ｐ＋Ｎ＋１）に生じた１ビツ
トの遅れの結果、ＦＲＯＭ５２４のターミナルＡ１はピ
クセル（Ｐ十Ｎ ）を受取る。ＦＲＯＭ５２４のターミ
ナルＡ２は、第６の入力ターミナルＤに対して第５の出
力ターミナルＱの出力を与える回＠５４０によ勺ピクセ
ル（Ｐ＋Ｎ ）に生じた１ビツトの遅れの結果、ピクセ
ル（Ｐ十Ｎ−１）を受取る。ＦＲＯＭ５２４のターミナ
ルＡ３は、回線５３４上でレジスタ５０６の第７の出力
ターミナルからピクセル（Ｐ＋１）を受取るのである。 ＲＡＭ５１２は、入力信号（Ｐ＋１）におけるＮビット
の遅れの結果、回線５４２上でレジスタ５２２の第２の
入力ターミナルＤＫ対してヒ０クセル（Ｐ−Ｎ＋１）を
与える。このように、ピクセル（Ｐ−Ｎ＋１）は回線５
４４上でカウンタ５０６の第２の出力り−ミｆ ）’ｖ
Ｑ カらＰＲＯＭ５２４のター ミ＋ルＡ５Ｖｃ現ワ
レル。ＰＲＯＭ５２４のター ミ；ｌ＃Ａ６Ｈ回線５５
０によりピクセル（Ｐ−Ｎ−１−１）に生じた１ビツト
の遅れの結果として回線５４６上でピクセル（Ｐ−Ｎ
）を受取り、第２の出力ターミナルＱの出力を第３の入
力ターミナルＤに与える。更に、ＰＲＯＭ５２４のター
ミナルＡ７は、回線５５３によシピクセル（Ｐ−Ｎ）Ｋ
生じた１ビツトの遅れの結果として回線５５２上でピク
セル（Ｐ−Ｎ−１）を受取り、第３の出力ターミナルＱ
の出力を第４の入力ターミナルに対して与える。最後に
、ＰＲＯＭ５２４のターミナルＡ４は、レジスタ５２２
の第１の出力ターミナルＱから回線５５４上でピクセル
（Ｐ−１）を受取る。ピクセルＰは、レジスタ５０６の
第８の出力ターミナルＱに生じ、回線５５６上でレジス
タ５２２の第１のターミナルＤに対して与えられる。ピ
クセルＰは、第７の出力ターミナルＱからの出力を回線
５３８上で第８の入力ターミナルＤの入力側に対して与
える結果、第８の出力ターミナルＱにおいて生じる。 回線５５６からの出力（ピクセル）もまた、回線５６２
上でＡＮＤゲート５５８．５６０の入力ターミナルに対
して与えられる。このように、近傍６２の問題のピクセ
ルの中心のピクセルを表わす出力ピクセルＰ（第３図参
照）は、２つのＡＮＤゲート５５８．５６０の各々に対
する一人力として与えられる。ＡＮＤゲート５５８．５
６０に対する他の入力は、それぞれＯＲゲート５６４．
５６６の出力から与えられる。ＯＲゲート５６４．５６
６は各々、ＰＲＯＭ５２４にコート１化された値の近傍
の結果としてピクセルＰに対し割当てられた値０ （０
０）、２（１０）’Ｅたは３ （１１）に従ってＰＲＯ
Ｍ５２４からその入力の１つを受取る。ＯＲゲート５６
４．５６６に対する他の入力は、ピクセルＰの形態でカ
ウンタ５０６の第３の出力ターミナルＱから与えられる
。これは下記の如く行なわれる。もしＡＮＤゲート５０
２の出力がハイである、即ち値３（１１）のピクセルが
ターミナル５０３．５０５に存在することを示す両人力
がハイであれば、ピクセル（Ｐ十Ｎ＋］）は回線５０７
上でレジスタ５０６の第１のターミナルＤに対して与え
られる。ピクセル（Ｐ十Ｎ＋１）の形態のレジスタ５０
６の第１の出力ターミナルＱの出力は、回線５７０上で
ＲＡ Ｍ ５０８のデータ入力側に与えられる。 ＲＡ Ｍ ５０８のＮビットの遅れ社、回線５７２上で
レジスタ５０６の第２の入力ターミナルＱに対して与え
られるピクセル（Ｐ＋１）をその出力ターミナルにおい
て生じる。レジスタ５０６の第２の出力ターミナルＱか
らの出力は、回線５７４上でレジスタ５０６の第３の入
力ターミナルＱに対して加えられる。その結果ピクセル
入力（Ｐ＋１）において１ビツトの遅れを生じ、これに
よシレジスタ５０６の第３の出力ターミナルＱにおいて
ピクセルＰを生じるが、この出力は回線５６８によ５Ｏ
Ｒゲート５６４．５６６に対して接続される。 もし回線５０３．５０５上の入カピク、セルが０（００
：の値を有するならば、ＡＮＤゲート５０２の出力はＯ
となシ、従ってＯＲゲート５６４．５６６の出力および
ＡＮＤゲート５６８．５６０の出力は０ （００）とな
る。従って、ＡＮＤゲート５５８および５６０からその
入力を受取るＯＲゲート５７６の出力はＯとなる。もし
回線５０３および５０５上の入力ピクセルが値３ （１
１）を有するならば、ＡＮＤゲート５０２の出力はハイ
となり、ＯＲゲート５４６．５６６に対して再び得られ
る前に（Ｎ＋１）ビットだけ遅らされ、その結果ＯＲゲ
ート５６４．５６６の出力ターミナルにおいてノ・イの
出力を生じることになる。従って、両方の入力がピクセ
ルＰから生じる結果となるため、ＡＮＤゲート５５８．
５６０に対する両人力はハイとなる。このように、ＡＮ
Ｄゲート５５８．５６０の出力はハ１イとなシ値３（１
１）を表わす。更に、ＯＲゲート５７６からの出力もま
たＪとなる。 さもなければＯＲゲート５６４．５６６およびＡＮＤゲ
ート５５８．５６０は、問題のピクセルＰがＰＲＯＭ５
２４によシ値０（００）、２（１０）または３ （１，
１）のどれが割当てられるかに従ってＦＲＯＭ ５２４
からの出力によ多制御される。即ち、もしピクセルＰが
値１（０１）または２（１０）を有するならば、これは
ＰＲＯＭ５２４においてコード化された近傍に従って０
（００）、２ （］、 Ｏ）または３（１１）となる。 ＯＲゲート５７６から２しくルのビデオ出力信号が得ら
れる。必要に応じて、３レベルのビデオ出力信号をＡＮ
Ｄゲート５５８．５６０から得ることもできる。２しＲ
ルのビデオ出力信号は、必要に応じてＣＲＴまたはＯＣ
Ｒシステムに対して与えることができる。 事後の即ちこれ以降の間引きマトリックス・フィルタを
第３図、第４図、第７図、第９図および第１７図に示さ
れるマトリックス・フィルタ回路に対してその後使用す
ることもでき、また二重線結合または重複回線を排除す
ることにより別の間引き操作を行なうため第８図の回路
に内蔵することもできる。これは、第１５図に示される
二重線入力テーブル３９５に従ってプログラムされるＰ
ＲＯＭを使用することによシ行なわれる。第３図、第４
図、第７図、第８図および第１８図に示されたマトリッ
クス・フィルタ回路において使用するため第１０図にお
いて示した二重線入力テーブル７０に関して前に論述し
たように、この二重線入力テーブル３９５もまた各ピク
セルを囲む８ビツトの近傍から構成されている。事後の
フィルタ・マトリックスに対する回路は、内部の各間引
きマトリックスＦＲＯＭが第１５図の二重線入力テーブ
ル３９５に従ってデータ出力を生じるようプログラムさ
れていることを除いて、第３図、第４図、第７図および
第１７図に示された回路と同じものである。 前掲の係属中の米国特許出願に記述したように、繰込み
の核は正方形ＮｘＭではなく矩形ＭｘＮの形態でもよい
ことを理解すべきである。更に、右側の繰込みの後に必
要に応じてマ） ＩＪラックスフィルタの使用の後で左
側の繰込み操作が続くことも可能である。 当業者には、本文および頭書の特許請求の範囲に記載さ
れた如き本発明の主旨および範囲から逸脱することなく
多くの変更が可能であることが明らかであろう。
第１図はディジタル化イメージのピクセルを識別するた
めの場所のマツプを示す図、第２図は本発明による繰込
み回路を示すブロック図、第３図は本発明によるマトリ
ックス・フィルタ回路を示すブロック図、第４図は第４
ａ図〜第４ｃ図の配置を示す図、第４ａ図〜第４Ｃ図は
６４素子の走査アレーと３つのマトリックス・フィルタ
を用いた本発明による文字間引きシステムのノロツク図
、第５図は処理量を改善するため他の繰込み装置に結合
するだめの並列の相互結合部を含む繰込み回路のブロッ
ク図、第６図は第５図の繰込み回路と共に使用されるタ
イミング回路を示すブロック図、第７図は第７ａ図及び
第７ｂ図の配置を示す図、第７ａ図及び第７ｂ図は第５
図の繰込み回路と共に使用されるフィルタマトリックス
回路のブロック図、第８図は処理量を改善するため複数
の繰込み回路およびマトリックス・フィルタ回路間の相
互結合状態を示すノロツク図、第９図は第９ａ図〜第９
ｃ図の配置を示す図、第９ａ図〜第９ｃ図は並列のマト
リックスを使用する別のマトリックス・フィルタ回路の
ブロック図、第１０図は第３図、第４図、第７図、第８
図および第１７図のマトリックス・フィルタ回路に対す
る二重式カテーノル即ちＰＲＯＭマトリックスを示す図
、第１１図は第９図のマトリックス・フィルタ回路にお
いて使用される二重式カテーノル即ちＰＲＯＭマトリッ
クスを示す図、第１２図は第９図のマトリックス・フィ
ルタ回路において使用される別の二重式カテーブル即ち
ＰＲＯＭマトリックスを示す図、第１３図は第９図のマ
トリックス・フィルタ回路において使用される別の二重
式カテーブル即ちＰＲＯＭマトリックスを示す図、第１
４図は第９図のマトリックス・フィルタ回路において使
用される別の二重入カテープル即ちＰＲＯＭマトリック
スを示す図、第１５図はマトリックス・フィルタ回路の
使用に続く他の即ち事後の間引き法を行なうだめの第３
図、第４図、第７図、第８図および第１７図のマトリッ
クス・フィルタ回路と類似する回路において使用される
二重式カテーブル即ちＰＲＯＭマトリックスを示す図、
第１６図は第１６ａ図〜第１６ｅ図の配置を示す図、第
１６ａ図〜第１６ｅ図は本発明による繰込み回路の別の
実施例を示すブロック図、および第１７図は本発明によ
るマトリックス・フィルタ回路の他の実施例を示すブロ
ック図である。 ３０・・・繰込み回路、３２・・垂直方向のＰＲＯＭ、
３４．３６・・・Ｎビットのシフト・レジスタ、３８・
。 （Ｎ−４）ビットのシフト・レジスタ、４ｏ・・・並列
出力シフト・レジスタ、４２・・出力ターミナル、４４
．４６，４８・・・Ｎビットのシフト・レジスタ、５０
・・・垂直方向ＦＲＯＭ、５１・・・出力ターミナル、
５２・・・加算チップ、５４・・水平方向ＦＲＯＭ、５
６・・・出力ターミナル、６０・・・マトリックス・フ
ィルタ回路、６２・・・２ビット並列出力シフト・レジ
スタ１４．６４・・・間引きマトリックスＰＲＯＭ、７
０・・・二１人カテーブル、７２．７４・・・ＡＮＤゲ
ート、７６．７８・・・ＯＲゲート、８０・・・ＡＮＤ
ゲート、８２・・・（Ｎ＋１）ビットのシフト・レジス
タ、８４・・・ＯＲゲート、８６・・・２ビット並列出
力シフト・レジスタ、８８・・・Ｎビットシフト・レジ
スタ、８９・・・ＡＮＤゲート、９０・・・２ビット並
列出力シフト・レジスタ、９２・・・Ｎビットシフト・
レジスタ、９４・・・２ビット並列出力シフト・レジス
タ、１００・・・システム、１０２．１０４．１０６．
１０８．１１０．１１２・・・シフト・レジスタ、１１
４・・・垂直方向繰込みＦＲＯＭ、１．１６・・・加算
チップ、１１８・・・８ビット並列桁送シシフト・レジ
スタ、１２０・・・８ビット並列出力シフト・レジスタ
、１３０・・・マトリックス・フィルタ、１３２・・Ｏ
Ｒゲート、１３４・・・６５ビツトシフト・レジスタ、
１３６・・６５ビツトシフト・レジスタ、１３８・・・
ＡＮＤゲート、１４０・・・ＯＲゲート、１４２・・・
２ビット並列出力シフト・Ｖ）スタ、１４４・・６４ビ
ツトシフト・レジスタ、１４６・・２ビット並列出力シ
フト・レジスタ、１４８・・・６４ビツトシフト・レジ
スタ、１５０・・・２ビット並列出力シフト・レジスタ
、１５２・・・間引きＰＲＯＭ１１５４．１５６．１６
２・・・ＯＲゲート、１５８．１６０・・・ＡＮＤゲー
ト、１６５・・・繰込み回路、］６６・・・水平方向Ｐ
ＲＯＭ、１６８・・・垂直方向ＦＲＯＭ、１７０〜１８
０・・・Ｎビット遅延レジスタ、】８２・・・レジスタ
、１８４・・・加算チップ、１８６．１８８・ ４対Ｊ
マルチプレクサ、１９０．１９２・・・８ビット並列出
力シフト・レジスタ、１９４・・・８ビット２：］マル
チプレクサ、１９６・・・タイミング論理回路、１９７
・・・カウンタ、１９８・・・ビクセル検出器、１９９
・・・インバータ、２００．２０１・・・インバータ、
２０２・・・トグル・フリップ７０ツブ、２０３．２０
４・・・セット／リセット・フリップ７０ツゾ、２０５
．２０６・・・ＡＮＤゲート、２０７．２０８・・・セ
ット／リセット・フリップフロップ、２１０・・・マト
リックス・フィルタ回路、２１２・・・ＯＲゲー）、２
］４・・・Ｎビットシフト・レジスタ、２１６・・・２
ピント並列出力シフト・レジスタ、２１８・・・カット
８２人カマルチプレクサ、２２０・・・Ｎビットシフト
・レジスタ、２１２・・・ＯＲゲート、２１４・・・Ｎ
ビットシフト・レジスタ、２１６・・・２ビット並列出
カシフト・レジスタ、２１８・・・カッド２人カマルチ
プレクサ、２２０・・・Ｎビットシフト・レジスタ、２
２８・・・マルチプレクサ、２３０・・・ＰＲＯＭ、２
３２・・・Ｎビットシフト・レジスタ、２３４・・・２
ビット並列出力シフト・レジスタ、２３６・・・ＮＯＲ
ゲート、２３８・・・ＡＮＤゲート。 （外５名） ＦＩＧ、１ °＼ ＦＩＧ、 ４ｂ ←−−−−−−−−−−−１ １ ＦＩＧ、４ｃ ビイ（４そ
めの場所のマツプを示す図、第２図は本発明による繰込
み回路を示すブロック図、第３図は本発明によるマトリ
ックス・フィルタ回路を示すブロック図、第４図は第４
ａ図〜第４ｃ図の配置を示す図、第４ａ図〜第４Ｃ図は
６４素子の走査アレーと３つのマトリックス・フィルタ
を用いた本発明による文字間引きシステムのノロツク図
、第５図は処理量を改善するため他の繰込み装置に結合
するだめの並列の相互結合部を含む繰込み回路のブロッ
ク図、第６図は第５図の繰込み回路と共に使用されるタ
イミング回路を示すブロック図、第７図は第７ａ図及び
第７ｂ図の配置を示す図、第７ａ図及び第７ｂ図は第５
図の繰込み回路と共に使用されるフィルタマトリックス
回路のブロック図、第８図は処理量を改善するため複数
の繰込み回路およびマトリックス・フィルタ回路間の相
互結合状態を示すノロツク図、第９図は第９ａ図〜第９
ｃ図の配置を示す図、第９ａ図〜第９ｃ図は並列のマト
リックスを使用する別のマトリックス・フィルタ回路の
ブロック図、第１０図は第３図、第４図、第７図、第８
図および第１７図のマトリックス・フィルタ回路に対す
る二重式カテーノル即ちＰＲＯＭマトリックスを示す図
、第１１図は第９図のマトリックス・フィルタ回路にお
いて使用される二重式カテーノル即ちＰＲＯＭマトリッ
クスを示す図、第１２図は第９図のマトリックス・フィ
ルタ回路において使用される別の二重式カテーブル即ち
ＰＲＯＭマトリックスを示す図、第１３図は第９図のマ
トリックス・フィルタ回路において使用される別の二重
式カテーブル即ちＰＲＯＭマトリックスを示す図、第１
４図は第９図のマトリックス・フィルタ回路において使
用される別の二重入カテープル即ちＰＲＯＭマトリック
スを示す図、第１５図はマトリックス・フィルタ回路の
使用に続く他の即ち事後の間引き法を行なうだめの第３
図、第４図、第７図、第８図および第１７図のマトリッ
クス・フィルタ回路と類似する回路において使用される
二重式カテーブル即ちＰＲＯＭマトリックスを示す図、
第１６図は第１６ａ図〜第１６ｅ図の配置を示す図、第
１６ａ図〜第１６ｅ図は本発明による繰込み回路の別の
実施例を示すブロック図、および第１７図は本発明によ
るマトリックス・フィルタ回路の他の実施例を示すブロ
ック図である。 ３０・・・繰込み回路、３２・・垂直方向のＰＲＯＭ、
３４．３６・・・Ｎビットのシフト・レジスタ、３８・
。 （Ｎ−４）ビットのシフト・レジスタ、４ｏ・・・並列
出力シフト・レジスタ、４２・・出力ターミナル、４４
．４６，４８・・・Ｎビットのシフト・レジスタ、５０
・・・垂直方向ＦＲＯＭ、５１・・・出力ターミナル、
５２・・・加算チップ、５４・・水平方向ＦＲＯＭ、５
６・・・出力ターミナル、６０・・・マトリックス・フ
ィルタ回路、６２・・・２ビット並列出力シフト・レジ
スタ１４．６４・・・間引きマトリックスＰＲＯＭ、７
０・・・二１人カテーブル、７２．７４・・・ＡＮＤゲ
ート、７６．７８・・・ＯＲゲート、８０・・・ＡＮＤ
ゲート、８２・・・（Ｎ＋１）ビットのシフト・レジス
タ、８４・・・ＯＲゲート、８６・・・２ビット並列出
力シフト・レジスタ、８８・・・Ｎビットシフト・レジ
スタ、８９・・・ＡＮＤゲート、９０・・・２ビット並
列出力シフト・レジスタ、９２・・・Ｎビットシフト・
レジスタ、９４・・・２ビット並列出力シフト・レジス
タ、１００・・・システム、１０２．１０４．１０６．
１０８．１１０．１１２・・・シフト・レジスタ、１１
４・・・垂直方向繰込みＦＲＯＭ、１．１６・・・加算
チップ、１１８・・・８ビット並列桁送シシフト・レジ
スタ、１２０・・・８ビット並列出力シフト・レジスタ
、１３０・・・マトリックス・フィルタ、１３２・・Ｏ
Ｒゲート、１３４・・・６５ビツトシフト・レジスタ、
１３６・・６５ビツトシフト・レジスタ、１３８・・・
ＡＮＤゲート、１４０・・・ＯＲゲート、１４２・・・
２ビット並列出力シフト・Ｖ）スタ、１４４・・６４ビ
ツトシフト・レジスタ、１４６・・２ビット並列出力シ
フト・レジスタ、１４８・・・６４ビツトシフト・レジ
スタ、１５０・・・２ビット並列出力シフト・レジスタ
、１５２・・・間引きＰＲＯＭ１１５４．１５６．１６
２・・・ＯＲゲート、１５８．１６０・・・ＡＮＤゲー
ト、１６５・・・繰込み回路、］６６・・・水平方向Ｐ
ＲＯＭ、１６８・・・垂直方向ＦＲＯＭ、１７０〜１８
０・・・Ｎビット遅延レジスタ、】８２・・・レジスタ
、１８４・・・加算チップ、１８６．１８８・ ４対Ｊ
マルチプレクサ、１９０．１９２・・・８ビット並列出
力シフト・レジスタ、１９４・・・８ビット２：］マル
チプレクサ、１９６・・・タイミング論理回路、１９７
・・・カウンタ、１９８・・・ビクセル検出器、１９９
・・・インバータ、２００．２０１・・・インバータ、
２０２・・・トグル・フリップ７０ツブ、２０３．２０
４・・・セット／リセット・フリップ７０ツゾ、２０５
．２０６・・・ＡＮＤゲート、２０７．２０８・・・セ
ット／リセット・フリップフロップ、２１０・・・マト
リックス・フィルタ回路、２１２・・・ＯＲゲー）、２
］４・・・Ｎビットシフト・レジスタ、２１６・・・２
ピント並列出力シフト・レジスタ、２１８・・・カット
８２人カマルチプレクサ、２２０・・・Ｎビットシフト
・レジスタ、２１２・・・ＯＲゲート、２１４・・・Ｎ
ビットシフト・レジスタ、２１６・・・２ビット並列出
カシフト・レジスタ、２１８・・・カッド２人カマルチ
プレクサ、２２０・・・Ｎビットシフト・レジスタ、２
２８・・・マルチプレクサ、２３０・・・ＰＲＯＭ、２
３２・・・Ｎビットシフト・レジスタ、２３４・・・２
ビット並列出力シフト・レジスタ、２３６・・・ＮＯＲ
ゲート、２３８・・・ＡＮＤゲート。 （外５名） ＦＩＧ、１ °＼ ＦＩＧ、 ４ｂ ←−−−−−−−−−−−１ １ ＦＩＧ、４ｃ ビイ（４そ
Claims (1)
- 【特許請求の範囲】 （１）走査されるイメージの離数状態の絵素（ピクセル
）を表わすディジタル化されたビデオ入力信号から間引
きされたイメージを表わすビデオ出力信号を生じるシス
テムにおいて、 前記の間引きされたイメージの一部として保持され間引
きされたイメージから捨象されるべきピクセルと、前記
の間引きされたイメージの一部となり得る不確定ビクセ
ルを識別するための繰込み回路装置と、 前記繰込み回路装置ｔｌｃ対して電気的に結合され、ど
の不確定ピクセルが捨象されるべきか、またどの不確定
ピクセルが間引きされたイメージを表わすビデオ出力信
号の一部として保持されるべきかを判定するマトリック
ス・フィルタ回路装置とを設けることを特徴とするシス
テム。 （２）前記繰込み回路装置が、予め定めた数のピクセル
だけ前記ビデオ入力信号を遅延させる遅延装置と、該遅
延装置と電気的に結合されて保存されるべき元のイメー
ジの垂直方向のピクセル・ストリングのかかるピクセル
を識別する第１のプログラムされた記憶装置と、前記遅
延装置と電気的に結合されて保存されるべき元のイメー
ジの水平方向のピクセル・ストリングのかがるピクセル
を識別する第２のプログラムされた記憶装置と、前記第
１と第２のプログラムされた記憶装置の出力と元のイメ
ージのピクセルを組合せて組合せ出力を生じ、かつ前記
の組合せ出力を前記のマトリックス・フィルタ回路装置
に対して与える装置とを含むことを特徴とする特許請求
の範囲第１項記載のシステム。 （３）前記第１と第２のプログラムされた記憶装置がＦ
ＲＯＭを含むことを特徴とする特許請求の範囲第２項記
載のシステム。 （４）前記マトリックス・フィルタ回路装置が、各不確
定ピクセルに対する近傍を与える遅延装置と、不確定ピ
クセルをその近傍に従って保存するかどうかを判定する
プログラムされた記憶装置と、間引きされたイメージを
表わすディジタル出力１ぎ号を生じるゲート装置とを含
むことを特徴とする特許請求の範囲第１項記載のシステ
ム。 （５）前記繰込み回路装置が、予め定めた数だけ前記ビ
デオ入力信号を遅延させる遅延装置と、該遅延装置と電
気的に結合されて保存されるべき元のイメージの垂直方
向のピクセル・ストリングのピクセルヲ識別する第１の
プログラムされた記憶装置と、前記遅延装置と電気的に
結合されて保存されるべき元のイメージの水平方向のピ
クセル・ストリングのピクセルな識別する第２のプログ
ラムされた記憶装置と、前記第１と第２のプログラムさ
れた記憶装置の出力と前記の元のイメージのピクセルを
組合せて組合せ出力を生じ、かつ前記マトリックス・フ
ィルタ回路装置に対して組合せた出力を与える装置とを
含み、 前記マトリックス・フィルタ回路装置が、各不確定ピク
セルに対して近傍を与える遅延装置と。 その近傍に従っである不確定ピクセルを保存すべきかど
うかを判定するプログラムされた記憶装置と、前記の間
引きされたイメージを表わすディジタル出力信号を生じ
るゲート装置とを含むことを特徴とする特許請求の範囲
第１項記載のシステム。 （６）前記繰込み回路装置の前記遅延装置が、前記第１
と第２のプログラムされた記憶装置に対して入力信号を
与えるための複数のシフト・レジスタを含むことを特徴
とする特許請求の範囲第２項記載のシステム。 （力 前記繰込み回路装置の前記遅延装置が前記第１と
第２のプログラムされた記憶装置に対して入力信号を与
えるための複数のＲＡＭを含むことを特徴とする特許請
求の範囲第２項記載のシステム。 （８）前記繰込み回路装置の前記遅延装置が前記のプロ
グラムされた記憶装置罠対して入力信号を与エルための
複数のシフト・レジスタを含むことを特徴とする特許請
求の範囲第４項記載のシステム。 （９）前記繰込み回路装置の前記遅延装置が前記のプロ
グラムされた記憶装置に対して入力信号を与えるための
複数のＲＡＭを含むことを特徴とする特許請求の範囲第
４項記載のシステム。 Ｑｌ 相互ならびに前記繰込み回路装置に対し直列に電
気的に結合されて残留する不確定ピクセルのどれを捨象
すべきかを連続的ＫＱ定する複数のマトリックス・フィ
ルタ回路装置を設けることを特徴とする特許請求の範囲
第１項記載のシステム。 αυ 電気的に並列に結合された複数の繰込み回路装置
を設け。 該繰込み回路装置の各々が、相互ならびにその各繰込み
回路装置に対し直列に電気的に結合された複数のマトリ
ックス・フィルタ回路装置を含むことを特徴とする特許
請求の範囲第１項記載のシステム。 ａり 前記マトリックス・フィルタ回路装置と電気的に
結合されて間引きされたイメージにおける重なる線を排
除する事後フィルタ回路装置を設けることを特徴とする
特許請求の範囲第１項記載のシステム。 Ｑ３１ 前記事後フィルタ回路装置が、ピクセルの近傍
を提供する遅延装置と、ピクセルの近傍と対応する前記
のプログラムされた記憶装置においてコード化された値
に従って出力信号を生じるプログラムされた記憶装置と
を含むことを特徴とする特許請求の範囲第１２項記載の
システム。 α優 前記マトリックス・フィルタ回路装置が、不確定
ピクセルに対する複数のピクセル近傍記憶装置と、 各不確定ピクセルに対する近傍に存在するピクセル値に
従って前記ピクセルの近傍の１つを使用可能状態にする
付勢装置とを含むことを特徴とする特許請求の範囲第１
項記載のシステム。 ａｃｊ 前記ピクセルの近傍記憶装置と結合されて信号
を与えるゲート装置と。 該ゲート装置に対して信号を与える遅延装置と。 該遅延装置に対して信号を与えるシフト・レジスタ装置
とを設けることを特徴とする特許請求の範囲第１４項記
載のシステム。 Ｏｅ 前記マトリックス・フィルタ回路装置が、各ピク
セル値を復号するデマルチプレクサ装置と、 復号されたピクセルに対する前記マルチプレクサ装置か
らの該ピクセル値が０であるならば前記マトリックス・
フィルタ回路装置の出力を０に強制し、また前記ピクセ
ルに対する前記マルチプレクサ装置からの値号されたピ
クセル値が３であるならば３に強制するゲート装置とを
含むことを特徴とする特許請求の範囲第１４項記載のシ
ステム。 ←η 電気的に並列に結合された複数の繰込み回路と、 該繰込み回路の各々と直列に結合された少なくとも１つ
マトリックス・フィルタ回路装置とを設けることを特徴
とする特許請求の範囲第１項記載のシステム。 α印 前記繰込み回路装置の各々が、隣接する繰込み回
路装置から入力信号を受取る装置と、前記の瞬接する繰
込み回路装置に対して出力信号を送出する装置とを含む
ことを特徴とする特許請求の範囲第１７項記載のシステ
ム。 翰 前記繰込み回路装置の各々が、前記隣接の繰込み回
路装置から入力信号を受取る１対のマルチプレクサと、
該マルチプレクサから出力を受取る１対のシフト・レジ
スタと、該シフト・レジスタと結合された信号出力装置
とを含むことを特徴とする特許請求の範囲第１８項記載
のシステム。 翰 前記の１対のマルチプレクサと前記信号出力装置に
対して入力信号を与えてこれをピクセルのカウントに従
って切換えるタイミング装置を設けることを特徴とする
特許請求の範囲第１９項記載のシステム。 ０υ 前記マトリックス・フィルタ回路装置が、前記ピ
クセルのカウントに応答するゲート装置と、該ゲート装
置と結合されて前記ゲート装置により受取られるカウン
トに応答して瞬接するマトリックス・フィルタ回路装置
からの入力を含むように前記マルチプレクサ装置に対し
て入力を切換えるマルチプレクサ装置とを含むことを特
徴とする特許請求の範囲第１７項記載のシステム。 （社）走査されるイメージの離散状態の絵素（ピクセル
）を表わすディジタル比されたビデオ入力信号から間引
きされるイメージを表わすビデオ出力信号を生じる７ス
テムにおいて、 前記の間引きされたイメージの一部として保持され間引
きされたイメージから排除されるべきピクセル、および
間引ぎされたイメージの一部とすることができる不確定
ピクセルな識別する複数の繰込み回路装置を設け、 前記繰込み回路装置の各々は、予め定めた数のピクセル
だけでビデオ入力１ｇ号を遅らせる遅延装置と、該遅延
装置と電気的に結合されて保存されるべき元のイメージ
の垂直方向のピクセル・ストリングの前記ピクセルを識
別する第１のプログラムされた記憶装置と、前記遅延装
置と電気的に結合されて保存されるべき元のイメージの
水平方向のピクセル・ストリングの前記ピクセルを識別
する第２のプログラムされた記憶装置と、前記第１と第
２のプログラムされた記憶装置の出力の元のイメー？の
ピクセルを組合せて組合せ出力を生じる装置とを含み、 前記繰込み回路装置に対して電気的に結合され、どの不
確定ピクセルが捨象されるべきか、またとの不確定ピク
セルが間引きされたイメージを表わすビデオ出力信号の
一部として保持されるべきかを判定する少なくとも１つ
のマトリックス・フィルタ回路装置と、 更に、前記マトリックス・フィルタ回路装置の各々が、
各不確定ピクセルに対する近傍を与える遅延装置と、そ
の近傍に従って各不確定ピクセルを保存すべきかどうか
を判定するプログラムされたマトリックス記憶装置と、
前記の間引きされたイメージを表わすディジタル出力信
号を生じるゲニト装置を含むことを特徴とするシステム
。 （ハ）相互にかつその各々の繰込み回路装置に対して電
気的に結合され、残りのどの不確定ピクセルが捨象され
るべきかを判定する少なくとも３つのマトリックス・フ
ィルタ回路装置を設けることを特徴とする特許請求の範
囲第２２項記載のシステム。 Ｃ２４） 前記複数の繰込み回路装置が並列に電気的に
結合され、 前記繰込み回路装置の各々が、相互にかつ前記繰込み回
路装置の少なくとも１つに対して直列に結合された複数
のマトリックス・フィルタ回路装置を含むことを特徴と
する特許請求の範囲第２２項記載のシステム。 （ハ）前記繰込み回路装置の前記遅延装置が、前記第１
と第２のプログラムされた記憶装置に対して入力信号を
与える複数のＲＡＭを含むことを特徴とする特許請求の
範囲第２２項記載のシステム。 （イ）前記マトリックス・フィルタ回路装置の前記遅延
装置が５前記のプログラムされたマトリックス記憶装置
九対して入力信号を与える複数のＲＡＭを含むことを特
徴とする特許請求の範囲第２２項記載のシステム。 （５）前記マトリックス・フィルタ回路装置に対して電
気的に結合されて前記の間引きされたイメージにおける
重なる線を排除する事後フィルタ回路装置を設けること
を特徴とする特許請求の範囲第２２項記載の７ステム。 備 前記繰込み回路装置の前記遅延装置が、前記第１と
第２のプログラムされ疵記憶装置に対して入力信号を与
える複数のシフト・レジスタを含むことを特徴とする特
許請求の範囲第２２項記載のシステム。 翰 前記マトリックス・フィルタ回路装置が、不確定ピ
クセルに対する複数のピクセルの近傍記憶装置と、 各不確定ピクセルに対して近傍に存在するピクセルの値
に従って前記ピクセルの近傍記憶装置の１つを使用可能
状態にする付勢装置を含むことを特徴とする特許請求の
範囲第２２項記載のシステム。 （至）前記ピクセルの近傍記憶装置に対して結合されて
これに信号を与えるゲート装置と、前記ゲート装置に対
して信号を与える遅延装置と、 該遅延装置に対して信号を与えるシフト・レジスタ装置
とを設けることを特徴とする特、１ｆｆ−請求の範囲第
２９項記載のシステム。 ６υ 前記マトリックス・フィルタ回路装置が、各ピク
セル値を復号するデマルチプレクサ装置前記マトリック
ス・フィルタ回路装置の出力を、もし前記マルチプレク
サからの前記ピクセルに対する前記の復号されたピクセ
ルの値がＯであるならばＯＫ強制し、かつもし前記マル
チプレクサ装置からの前記ピクセルに対する復号された
ピクセル値が３ならば３に強制するゲート装置とを含む
ことを特徴とする特許請求の範囲第２２項記載のシステ
ム。 Ｃ３２前記繰込み回路装置の各々が、隣接する繰込み回
路装置から入力信号を受取る装置と、前記隣接繰込み回
路装置に対して出力信号を送出する装置とを含むことを
特徴とする特許請求め範囲第２２項記載のシステム。 （至）前記繰込み回路装置の各々が、前記の隣接すする
繰込み回路装置から入力信号を受取る１対のマルチプレ
クサと、前記マルチプレクサからの出力を受取る１対の
シフト・レジスタと、該シフト・レジスタに対して結合
された信号出力を含むことを特徴とする特許請求の範囲
第３２項記載のシステム。 （ロ）前記の対のマルチプレクサと前記信号出力装置に
対して入力信号を与えてこれをピクセルのカウントに従
って切換えるタイミング装置を設けることを特徴とする
特許請・求の範囲第３３項記載のシステム。 ０！９ 前記ピクセル・カウントに応答するゲート装置
と、該ゲート装置に対して結合されこのゲート装置によ
り受取られるカウントに応答して隣接するマトリックス
・フィルタ回路装置からの入力を含むようにマルチプレ
クサ装置に対する入力を切換えるマルチプレクサ装置と
を含むことを特徴とする特許請求の範囲第２２項記載の
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/582,109 US4574357A (en) | 1984-02-21 | 1984-02-21 | Real time character thinning system |
| US582109 | 1984-02-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60195677A true JPS60195677A (ja) | 1985-10-04 |
Family
ID=24327884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033652A Pending JPS60195677A (ja) | 1984-02-21 | 1985-02-21 | リアルタイム文字間引きシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4574357A (ja) |
| EP (1) | EP0154449B1 (ja) |
| JP (1) | JPS60195677A (ja) |
| CA (1) | CA1218156A (ja) |
| DE (1) | DE3584103D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4685070A (en) * | 1984-08-03 | 1987-08-04 | Texas Instruments Incorporated | System and method for displaying, and interactively excavating and examining a three dimensional volume |
| US4750144A (en) * | 1985-12-31 | 1988-06-07 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Real time pipelined system for forming the sum of products in the processing of video data |
| US5276778A (en) * | 1987-01-08 | 1994-01-04 | Ezel, Inc. | Image processing system |
| US5553170A (en) * | 1987-07-09 | 1996-09-03 | Ezel, Inc. | High speed image processing system having a preparation portion and a converting portion generating a processed image based on the preparation portion |
| US5283866A (en) * | 1987-07-09 | 1994-02-01 | Ezel, Inc. | Image processing system |
| DE3838730C2 (de) | 1987-11-16 | 1994-07-28 | Canon Kk | Verfahren und Vorrichtung zur Bildverarbeitung |
| US5621823A (en) * | 1988-12-30 | 1997-04-15 | Yozan, Inc. | Image processing method for thinning lines using index values |
| EP0375806B1 (en) * | 1988-12-30 | 1996-06-19 | Yozan Inc. | Image processing method |
| CA2034638C (en) * | 1990-01-19 | 1997-01-07 | Masayuki Kimura | Data conversion system for line-narrowing a pattern |
| JPH03224073A (ja) * | 1990-01-30 | 1991-10-03 | Ezel Inc | 位置合わせ装置 |
| US5055942A (en) * | 1990-02-06 | 1991-10-08 | Levien Raphael L | Photographic image reproduction device using digital halftoning to screen images allowing adjustable coarseness |
| JPH043279A (ja) * | 1990-04-20 | 1992-01-08 | Canon Inc | 画像読み取り装置 |
| US5050229A (en) * | 1990-06-05 | 1991-09-17 | Eastman Kodak Company | Method and apparatus for thinning alphanumeric characters for optical character recognition |
| JPH0475183A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 画像の相関度検出装置 |
| US5574803A (en) * | 1991-08-02 | 1996-11-12 | Eastman Kodak Company | Character thinning using emergent behavior of populations of competitive locally independent processes |
| JPH0628466A (ja) * | 1992-04-02 | 1994-02-04 | Ezel Inc | 画像の細線化方法 |
| US5379065A (en) * | 1992-06-22 | 1995-01-03 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Programmable hyperspectral image mapper with on-array processing |
| US5960109A (en) * | 1993-09-07 | 1999-09-28 | Xerox Corporation | Single pass marker enclosed area detection system and method for a photocopier |
| KR0174454B1 (ko) * | 1995-06-30 | 1999-03-20 | 배순훈 | 특징점 기반 움직임 보상에서의 에지 검출, 세선화 방법 및 장치 |
| US6377710B1 (en) * | 1998-11-25 | 2002-04-23 | Xerox Corporation | Method and apparatus for extracting the skeleton of a binary figure by contour-based erosion |
| US6411733B1 (en) | 1998-11-25 | 2002-06-25 | Xerox Corporation | Method and apparatus for separating document image object types |
| DE102006003126A1 (de) * | 2006-01-23 | 2007-08-02 | Siemens Ag | Verfahren und Vorrichtung zum Visualisieren von 3D-Objekten |
| US8238682B2 (en) * | 2008-12-23 | 2012-08-07 | Canon Kabushiki Kaisha | Parallel processing for generating a thinned image |
| US8195626B1 (en) * | 2009-06-18 | 2012-06-05 | Amazon Technologies, Inc. | Compressing token-based files for transfer and reconstruction |
| US8654226B2 (en) * | 2011-03-16 | 2014-02-18 | Analog Devices, Inc. | Clock gated power saving shift register |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1250166B (de) * | 1962-05-21 | 1967-09-14 | International Business Machines Corporation Armonk, NY (V St A) | Vorrichtung zur maschinellen Zeichen erkennung |
| US3975709A (en) * | 1970-11-12 | 1976-08-17 | U.S. Philips Corporation | Method of and device for skeletonizing characters |
| NL7201225A (ja) * | 1972-01-28 | 1973-07-31 | ||
| JPS48102926A (ja) * | 1972-04-07 | 1973-12-24 | ||
| GB1487920A (en) * | 1973-12-21 | 1977-10-05 | Mullard Ltd | Character thinning apparatus |
| US4115760A (en) | 1974-11-18 | 1978-09-19 | Fujitsu Limited | Figure pre-processing device |
| CA1087900A (en) * | 1977-04-01 | 1980-10-21 | Mark Lelental | Electrically activated recording material containing a te(ii) coordination complex |
| US4162482A (en) * | 1977-12-07 | 1979-07-24 | Burroughs Corporation | Pre-processing and feature extraction system for character recognition |
| US4330833A (en) * | 1978-05-26 | 1982-05-18 | Vicom Systems, Inc. | Method and apparatus for improved digital image processing |
| DE2840819A1 (de) * | 1978-09-20 | 1980-04-03 | Philips Patentverwaltung | Verfahren zum ermitteln des innenmasses von langgestreckten hohlkoerpern, insbesondere von rohren |
| CA1210870A (en) * | 1983-09-15 | 1986-09-02 | Jose Pastor | Image thinning process |
-
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