JPS60194619A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS60194619A JPS60194619A JP4924984A JP4924984A JPS60194619A JP S60194619 A JPS60194619 A JP S60194619A JP 4924984 A JP4924984 A JP 4924984A JP 4924984 A JP4924984 A JP 4924984A JP S60194619 A JPS60194619 A JP S60194619A
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、自己較正機能を備えた高精度のディジタル−
アナログ変換器の改良に関するものである。
アナログ変換器の改良に関するものである。
（従来の技術）
従来の直線性自己較正機能を備えたディジタル−アナロ
グ変換器としては特開昭５６−１２２５２４号が知られ
ている。
グ変換器としては特開昭５６−１２２５２４号が知られ
ている。
第１図はこの従来の直線自己較正機能を備えたディジタ
ル−アナログ変換器の構成を示すもので、Ａは基準電圧
源、Ｂｌ−Ｂｎは電流源で基準電圧源Ａにより駆動され
、Ｃ，−Ｃｎは電流スイッチで電流源Ｂ１〜Ｂｎから電
流を供給され、Ｄ１〜Ｄｎはディジタル信号入力端でこ
のディジタル信号により電流スイッチＣ１〜Ｃｎを制御
し、Ｅはアナログ信号出力端で、ディジタル信号入力端
Ｄｌ−Ｄｙ１からのディジタル信号の”ｌ″ ｌｌｏ″
に応じて電流源Ｂ、 −Ｂｎの電流が電源スィッチｃｌ
−ｃｎにより選択されてアナログ信号出力端Ｅに流れる
。この際、２進のディジタル−アナログ変換器の場合は
、電流源Ｂ１の電流値を１とすると、Ｂ２は１／２．
Ｂ３は１／４．・・・・・・・・・Ｂｎは１／２ｎ−１
に重み付けされている。
ル−アナログ変換器の構成を示すもので、Ａは基準電圧
源、Ｂｌ−Ｂｎは電流源で基準電圧源Ａにより駆動され
、Ｃ，−Ｃｎは電流スイッチで電流源Ｂ１〜Ｂｎから電
流を供給され、Ｄ１〜Ｄｎはディジタル信号入力端でこ
のディジタル信号により電流スイッチＣ１〜Ｃｎを制御
し、Ｅはアナログ信号出力端で、ディジタル信号入力端
Ｄｌ−Ｄｙ１からのディジタル信号の”ｌ″ ｌｌｏ″
に応じて電流源Ｂ、 −Ｂｎの電流が電源スィッチｃｌ
−ｃｎにより選択されてアナログ信号出力端Ｅに流れる
。この際、２進のディジタル−アナログ変換器の場合は
、電流源Ｂ１の電流値を１とすると、Ｂ２は１／２．
Ｂ３は１／４．・・・・・・・・・Ｂｎは１／２ｎ−１
に重み付けされている。
Ｆｉコントロール回路、Ｇはビットパターン発生回路、
Ｈ１〜Ｈｎは信号切換回路で、ビットパターン発生回路
Ｇの出力とディジタル信号入力端り、〜Ｄｎからの入力
信号を切換えて電流スイッチＣ１〜Ｃｎに接続し、Ｃｎ
＋１は電流スイッチ、ＢＨ−１−１は最下位桁のビット
（ＬＩＢ ｉ Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ）用の電流源Ｂｎの期待値に一致させた電流を電
流スイッチＣｎ＋１へ供給する電源、■は接続切換スイ
ッチ、Ｊは増幅器で較正時に接続切換スイッチＩにより
出力端Ｅに接続され、Ｋは同期検波器、Ｌはレベル判定
回路、Ｍは補正データ発生回路、Ｎ、−Ｎｎは電流源Ｂ
１〜Ｂｎの電流を補正するディジタル−アナログ変換器
、０は較正開始指令入力端である。
Ｈ１〜Ｈｎは信号切換回路で、ビットパターン発生回路
Ｇの出力とディジタル信号入力端り、〜Ｄｎからの入力
信号を切換えて電流スイッチＣ１〜Ｃｎに接続し、Ｃｎ
＋１は電流スイッチ、ＢＨ−１−１は最下位桁のビット
（ＬＩＢ ｉ Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ）用の電流源Ｂｎの期待値に一致させた電流を電
流スイッチＣｎ＋１へ供給する電源、■は接続切換スイ
ッチ、Ｊは増幅器で較正時に接続切換スイッチＩにより
出力端Ｅに接続され、Ｋは同期検波器、Ｌはレベル判定
回路、Ｍは補正データ発生回路、Ｎ、−Ｎｎは電流源Ｂ
１〜Ｂｎの電流を補正するディジタル−アナログ変換器
、０は較正開始指令入力端である。
次にその動作を説明する。
通常のディジタル−アナログ変換器として動作する状態
では、コントロール回路Ｆの制御に基づき信号切換回路
Ｈ１−Ｈｎは、ディジタル信号入力端Ｄ１〜Ｄｎからの
ディジタル信号を電流スイッチＣ１〜ＣｎＫ与え、各ビ
ットの”１”、１０′の状態により電流源Ｂｌ −Ｂｎ
の電流を断続することにより出力端Ｅにアナログ出力信
号を得る。
では、コントロール回路Ｆの制御に基づき信号切換回路
Ｈ１−Ｈｎは、ディジタル信号入力端Ｄ１〜Ｄｎからの
ディジタル信号を電流スイッチＣ１〜ＣｎＫ与え、各ビ
ットの”１”、１０′の状態により電流源Ｂｌ −Ｂｎ
の電流を断続することにより出力端Ｅにアナログ出力信
号を得る。
この際、接続切換スイッチＩＦｉ増幅器Ｊをアナログ信
号出力端Ｅより切りはなしている。このディジタル−ア
ナログ変換器における自己較正の動作は、その開始指令
が入力端Ｏに加えられることで始まる。較正開始指令が
入力端０に加えられると、コントロール回路Ｆにより信
号切換回路Ｈ，〜Ｈｎはビットノくターン発生回路Ｇの
出力側を電流スイッチＣ１〜Ｃｎに接続する。また、増
幅器Ｊの入力は接続切換スイッチＩを通じてアナログ信
褥出力端Ｅに接続される。
号出力端Ｅより切りはなしている。このディジタル−ア
ナログ変換器における自己較正の動作は、その開始指令
が入力端Ｏに加えられることで始まる。較正開始指令が
入力端０に加えられると、コントロール回路Ｆにより信
号切換回路Ｈ，〜Ｈｎはビットノくターン発生回路Ｇの
出力側を電流スイッチＣ１〜Ｃｎに接続する。また、増
幅器Ｊの入力は接続切換スイッチＩを通じてアナログ信
褥出力端Ｅに接続される。
第２図は第１図の動作を説明するためのタイムチャート
であり、以下、このタイムチャートに従って較正動作を
説明する。
であり、以下、このタイムチャートに従って較正動作を
説明する。
較正動作は最下位桁の第ｎビット（ＬＳＢ）から開始さ
れる。較正用に付加された電流源Ｂｆｉ４−１の電流は
ＬＳＢである電流源Ｂｎの期待値に合わせてあり、ビッ
トパターン発生回路Ｇの出力で電流スイッチＣｎとＣｆ
ｉ＋１を交互に断続することにより増幅器Ｊの出力には
電流源Ｂｎ＋１とＢｎの電流差に対応した矩形波が得ら
れ、これを同期検波器に１ レベル判定回路Ｌ１を通す
ことにより電流源Ｂｙ１４−１に対する電流源Ｂｎの大
小判別信号が得られる。補正データ発生回路Ｍは、この
判別信号に従って補正用ディジタル−アナログ変換器Ｎ
ｎに入力するデータを増減し、電流源Ｂｎの電流が電流
源Ｂｎ＋１の電流に等しくなるように収束する。これで
第ｎビットの較正が完了する。第２図より、ビットパタ
ーン発生回路Ｇの出力は、次の第ｎ−１有テ目のビット
の較正では電流スイッチＣｎ＋１とＣｎは同相で、Ｃｎ
−、は逆相で動作することにより、電流源Ｂｎ＋１とＢ
ｎの電流和とＢ１−１の電流が等しくなるように補正デ
ータ発生回路Ｍから補正用ディジタル−アナログ変換器
Ｎｎ−，に補正データが入力され、第ｎ−１ピツトの補
正が行われる。以上の動作を順次上位のビットに対して
行い、最上位桁の第１ビツト（Ｍ８Ｂｉ Ｍｏ５ｔ ５
１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ ）の較正が完了して、
全ての較正が終了する。
れる。較正用に付加された電流源Ｂｆｉ４−１の電流は
ＬＳＢである電流源Ｂｎの期待値に合わせてあり、ビッ
トパターン発生回路Ｇの出力で電流スイッチＣｎとＣｆ
ｉ＋１を交互に断続することにより増幅器Ｊの出力には
電流源Ｂｎ＋１とＢｎの電流差に対応した矩形波が得ら
れ、これを同期検波器に１ レベル判定回路Ｌ１を通す
ことにより電流源Ｂｙ１４−１に対する電流源Ｂｎの大
小判別信号が得られる。補正データ発生回路Ｍは、この
判別信号に従って補正用ディジタル−アナログ変換器Ｎ
ｎに入力するデータを増減し、電流源Ｂｎの電流が電流
源Ｂｎ＋１の電流に等しくなるように収束する。これで
第ｎビットの較正が完了する。第２図より、ビットパタ
ーン発生回路Ｇの出力は、次の第ｎ−１有テ目のビット
の較正では電流スイッチＣｎ＋１とＣｎは同相で、Ｃｎ
−、は逆相で動作することにより、電流源Ｂｎ＋１とＢ
ｎの電流和とＢ１−１の電流が等しくなるように補正デ
ータ発生回路Ｍから補正用ディジタル−アナログ変換器
Ｎｎ−，に補正データが入力され、第ｎ−１ピツトの補
正が行われる。以上の動作を順次上位のビットに対して
行い、最上位桁の第１ビツト（Ｍ８Ｂｉ Ｍｏ５ｔ ５
１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ ）の較正が完了して、
全ての較正が終了する。
以上のような較正を行った場合、入力ディジタル信号に
対する出力アナログ信号の直線性は改善されるが、増幅
器Ｊや同期検波器になどに発生するノイズも補正用ディ
ジタル−アナログ変換器に順次加算されるために１人カ
ディジタル信号に対する出力アナログ信号の期待値と実
際の出力アナログ信号の値との間に、出力アナログ信号
に比例した誤差を生じる欠点がおった。
対する出力アナログ信号の直線性は改善されるが、増幅
器Ｊや同期検波器になどに発生するノイズも補正用ディ
ジタル−アナログ変換器に順次加算されるために１人カ
ディジタル信号に対する出力アナログ信号の期待値と実
際の出力アナログ信号の値との間に、出力アナログ信号
に比例した誤差を生じる欠点がおった。
（発明の目的）
本発明は、このような欠点を除くために、直線性の自己
較正が終了した出力アナログ信号に対して、入力ディジ
タル信号をすべてＩｌｌとした際の出力アナログ信号と
その出力アナログ信号に相当する基準値および入力ディ
ジタル信号の最上位桁のみを１″とした際の出力アナロ
グ信号とその出力アナログ信号に相当する基準値を一致
させるようにしたものであり、以下図面について詳細に
説明する。
較正が終了した出力アナログ信号に対して、入力ディジ
タル信号をすべてＩｌｌとした際の出力アナログ信号と
その出力アナログ信号に相当する基準値および入力ディ
ジタル信号の最上位桁のみを１″とした際の出力アナロ
グ信号とその出力アナログ信号に相当する基準値を一致
させるようにしたものであり、以下図面について詳細に
説明する。
（発明の構成および作用）
第３図は本発明の一実施例の構成を示すもので、電流源
Ｂｌ−Ｂｎは基準電圧源Ａにより駆動され、電流スイッ
チ０１〜Ｃｎに電流を供給する。電流スイッチＣ１〜Ｃ
ｎはディジタル信号入力端Ｄ１〜Ｄｎのディジタル信号
により制御されており、アナログ信号出力端Ｅにはこの
信号の１１１．′０１に応じて電流源Ｂ１〜Ｂｎの電流
が電流スイッチＣＩ−ｃｎにより選択されて流れる。信
号切換回路Ｈ１〜Ｈｎはビットパターン発生回路Ｇの出
力とディジタル信号入力端Ｄｌ−Ｄｎの入力信号を切り
換えて電流スイッチ自〜Ｃｎに接続し、電流源Ｂｎ４−
１はＬＳＢ用の電流源Ｂｎの期待値に一致させた電流を
電流スイッチＣｙ１４−１へ供給する。又、接続切換ス
イッチ■は較正時に増幅器Ｊを出力端Ｅに接続する。補
正用ディジタル−アナログ変換器Ｎ、−Ｎｎは電流源Ｂ
ｔ〜Ｂｎの電流を補正する。これらのほかに、コントロ
ール回路Ｆ１同期検波器に１ レベル判定回路Ｌ１補正
データ発生回路Ｍ１較正開始指令入力端Ｏを備え、ここ
までは第１図に示す構成と基本的に同じである。次に、
Ｒｓは入力ディジタル信号の最上位桁のみを１１″とし
た際の出力アナログ信号に相当する基準値を発生する基
準電源、Ｒ２は入力ディジタル信号のすべての桁を”１
“とじた際の出力アナログ信号に相当する基準値を発生
する基準電源である。Ｐは、コントロール回路Ｆによっ
て制御されて、 （１） 増幅器Ｊの出力を直接、同期検波器Ｋに出力す
る。
Ｂｌ−Ｂｎは基準電圧源Ａにより駆動され、電流スイッ
チ０１〜Ｃｎに電流を供給する。電流スイッチＣ１〜Ｃ
ｎはディジタル信号入力端Ｄ１〜Ｄｎのディジタル信号
により制御されており、アナログ信号出力端Ｅにはこの
信号の１１１．′０１に応じて電流源Ｂ１〜Ｂｎの電流
が電流スイッチＣＩ−ｃｎにより選択されて流れる。信
号切換回路Ｈ１〜Ｈｎはビットパターン発生回路Ｇの出
力とディジタル信号入力端Ｄｌ−Ｄｎの入力信号を切り
換えて電流スイッチ自〜Ｃｎに接続し、電流源Ｂｎ４−
１はＬＳＢ用の電流源Ｂｎの期待値に一致させた電流を
電流スイッチＣｙ１４−１へ供給する。又、接続切換ス
イッチ■は較正時に増幅器Ｊを出力端Ｅに接続する。補
正用ディジタル−アナログ変換器Ｎ、−Ｎｎは電流源Ｂ
ｔ〜Ｂｎの電流を補正する。これらのほかに、コントロ
ール回路Ｆ１同期検波器に１ レベル判定回路Ｌ１補正
データ発生回路Ｍ１較正開始指令入力端Ｏを備え、ここ
までは第１図に示す構成と基本的に同じである。次に、
Ｒｓは入力ディジタル信号の最上位桁のみを１１″とし
た際の出力アナログ信号に相当する基準値を発生する基
準電源、Ｒ２は入力ディジタル信号のすべての桁を”１
“とじた際の出力アナログ信号に相当する基準値を発生
する基準電源である。Ｐは、コントロール回路Ｆによっ
て制御されて、 （１） 増幅器Ｊの出力を直接、同期検波器Ｋに出力す
る。
（２） 増幅器Ｊの出力と基準電源Ｒ１の出方とを交互
に切換えて同期検波器Ｋに出力する。
に切換えて同期検波器Ｋに出力する。
（３） 増幅器Ｊの出力と基準電源Ｒ２の出力とを交互
に切換えて同期検波器Ｋに出力する。
に切換えて同期検波器Ｋに出力する。
以上３つのモードを有する切換回路である。
Ｎｔｌ＋１は、出力端Ｅに加えるオフセット電流を供給
するための電流源Ｂｎ＋２を補正するディジタル−アナ
ログ変換器Ｎ Ｎｆｉ−＋−２は基準電圧源Ａを補正す
るディジタル−アナログ変換器である。
するための電流源Ｂｎ＋２を補正するディジタル−アナ
ログ変換器Ｎ Ｎｆｉ−＋−２は基準電圧源Ａを補正す
るディジタル−アナログ変換器である。
第３図の動作は次の通りである。通常のディジタルアナ
ログ変換器として動作する状態は第１図と同様である。
ログ変換器として動作する状態は第１図と同様である。
較正開始指令入力端０に開始指令が加えられることで補
正動作は始まるが、切換回路Ｐのモードは、増幅器Ｊの
出力を直接同期検波器Ｋに出力するモードとなり、第２
図のタイムチャートで説明した動作と同様の較正動作を
行い、出力アナログ信号の直線性が自己較正される。
正動作は始まるが、切換回路Ｐのモードは、増幅器Ｊの
出力を直接同期検波器Ｋに出力するモードとなり、第２
図のタイムチャートで説明した動作と同様の較正動作を
行い、出力アナログ信号の直線性が自己較正される。
これに続く補正動作を第４図のタイムチャートに従って
説明する。
説明する。
切換回路Ｐのモードは、基準電源Ｒ１の出力上増幅器Ｊ
の出力を交互に切換えて出力するモードとなる。このと
き、電流スイッチｃｌのみがオン状態となり、アナログ
信号出力端Ｅには最上位桁のみ１１“とした入力ディジ
タル信号に対応する出力アナログ信号が表われ、接続切
換スイッチ■、増幅器Ｊを介して、切換回路Ｐに入力さ
れる。切換回路Ｐには、基準電源Ｒ，と増幅された出力
アナログ信号との差に対応した矩形波が得られ、これを
同期検波器にルベル判定回路りを通すことにより基準電
源Ｒ１と増幅された出力アナログ信号との大小判別信号
が得られる。補正データ発生回路Ｍは、この判別信号に
従って補正用ディジタル−アナログ変換器Ｎｎ＋１に加
えるデータを増減し、電流源Ｂｎ＋ｚに発生するオフセ
ット電流を増減して、出力アナログ信号が最上位桁のみ
１１とした出力アナログ信号に相当する基準値と等しく
なるよう収束する。これにより、出力アナログ信号の中
央値の自己補正が終了する。
の出力を交互に切換えて出力するモードとなる。このと
き、電流スイッチｃｌのみがオン状態となり、アナログ
信号出力端Ｅには最上位桁のみ１１“とした入力ディジ
タル信号に対応する出力アナログ信号が表われ、接続切
換スイッチ■、増幅器Ｊを介して、切換回路Ｐに入力さ
れる。切換回路Ｐには、基準電源Ｒ，と増幅された出力
アナログ信号との差に対応した矩形波が得られ、これを
同期検波器にルベル判定回路りを通すことにより基準電
源Ｒ１と増幅された出力アナログ信号との大小判別信号
が得られる。補正データ発生回路Ｍは、この判別信号に
従って補正用ディジタル−アナログ変換器Ｎｎ＋１に加
えるデータを増減し、電流源Ｂｎ＋ｚに発生するオフセ
ット電流を増減して、出力アナログ信号が最上位桁のみ
１１とした出力アナログ信号に相当する基準値と等しく
なるよう収束する。これにより、出力アナログ信号の中
央値の自己補正が終了する。
次に、切換回路のモードは、基準電源Ｒ２の出力と増幅
器Ｊの出力を交互に切換えて出力するモードとなる。こ
のとき、コントロール回路Ｆは、電流スイッチＣ１〜Ｃ
ｎすべてをオン状態とする。
器Ｊの出力を交互に切換えて出力するモードとなる。こ
のとき、コントロール回路Ｆは、電流スイッチＣ１〜Ｃ
ｎすべてをオン状態とする。
大小判別信号が得られるまでの動作は、中央値の自己補
正の動作と同様である。補正データ発生回路Ｍは、この
判別信号に従って補正用ディジタル−アナログ変換器Ｎ
ｆｉ＋２に加えるデータを増減し、基準電圧源Ａの出力
電圧を増減して、出力アナログ信号がすべての桁を＋１
１″とした出力アナログ信号に相当する基準値に等しく
なるよう収束する。
正の動作と同様である。補正データ発生回路Ｍは、この
判別信号に従って補正用ディジタル−アナログ変換器Ｎ
ｆｉ＋２に加えるデータを増減し、基準電圧源Ａの出力
電圧を増減して、出力アナログ信号がすべての桁を＋１
１″とした出力アナログ信号に相当する基準値に等しく
なるよう収束する。
これにより、出力アナログ信号の出力幅の自己補正が終
了する。
了する。
（効果）
以上説明したように、本発明は簡単な回路を付加するだ
けで、従来のディジタルアナログ変換器の直線性自己補
正回路の補正動作がそのまま使用でき、直線性に加えて
中央値および出力幅の自己補正が実現でき、温度係数、
経時変化の点で特に優れた部品を使用せずに、極めて高
精度のアナログ信号を出力するディジタル−アナログ変
換器が得られる利点がある。
けで、従来のディジタルアナログ変換器の直線性自己補
正回路の補正動作がそのまま使用でき、直線性に加えて
中央値および出力幅の自己補正が実現でき、温度係数、
経時変化の点で特に優れた部品を使用せずに、極めて高
精度のアナログ信号を出力するディジタル−アナログ変
換器が得られる利点がある。
第１図は従来の直線自己較正機能を備えたディジタル−
アナログ変換器の構成を示す図、第２図は第１図の動作
を説明するタイムチャート、第３図は本発明の一実施例
の構成を示す図、第４図は第３図の補正動作を説明する
だめのタイムチャートである。 Ａ・・・・・・・・・基準電圧源、Ｂｌ〜Ｂｎ＋２・曲
・・・・電流源、ＣＩ−Ｃｙ１＋ｔ・・・・・・・・電
流スイッチ、Ｄｉ〜Ｄｎ・・・・・・・・・ディジタル
信号入力端子、 Ｅ・・・・・・・・・アナログ信号出
力端、 Ｆ・・・・・・・・・コントロール回路、Ｇ・
・・・・・・・・ビットパターン発生回路、Ｈ１〜Ｈｎ
・・・・・・・・・信号切換回路、 ■ ・・・・・・
・・・接続切換スイッチ、Ｊ・・・・・・・・・増幅器
、 Ｋ・・・・・・・・・同期検波器、Ｌ・・・・・・
・・・レベル判定回路、 Ｍ曲間・補正データ発生回路
、Ｎｌ〜Ｎｎ・・・・・・・・・補正用ディジタル−ア
ナログ変換器、 ０・・・・・・・・・較正開始指令入
力端、Ｒ１＋ Ｒ２・・・・・・・・・基準値発生電源
、 Ｐ・・・・曲・モード切換回路。 株式会社 ニー・アンド・デー 第１図 第３図 第４図 軟玉鮨む を玉劇 ＋ ４ Ｒ２νぺ紗 Ｒ１レベ」し Ｒ≧レベｊし Ｒ１レベｌＶ
アナログ変換器の構成を示す図、第２図は第１図の動作
を説明するタイムチャート、第３図は本発明の一実施例
の構成を示す図、第４図は第３図の補正動作を説明する
だめのタイムチャートである。 Ａ・・・・・・・・・基準電圧源、Ｂｌ〜Ｂｎ＋２・曲
・・・・電流源、ＣＩ−Ｃｙ１＋ｔ・・・・・・・・電
流スイッチ、Ｄｉ〜Ｄｎ・・・・・・・・・ディジタル
信号入力端子、 Ｅ・・・・・・・・・アナログ信号出
力端、 Ｆ・・・・・・・・・コントロール回路、Ｇ・
・・・・・・・・ビットパターン発生回路、Ｈ１〜Ｈｎ
・・・・・・・・・信号切換回路、 ■ ・・・・・・
・・・接続切換スイッチ、Ｊ・・・・・・・・・増幅器
、 Ｋ・・・・・・・・・同期検波器、Ｌ・・・・・・
・・・レベル判定回路、 Ｍ曲間・補正データ発生回路
、Ｎｌ〜Ｎｎ・・・・・・・・・補正用ディジタル−ア
ナログ変換器、 ０・・・・・・・・・較正開始指令入
力端、Ｒ１＋ Ｒ２・・・・・・・・・基準値発生電源
、 Ｐ・・・・曲・モード切換回路。 株式会社 ニー・アンド・デー 第１図 第３図 第４図 軟玉鮨む を玉劇 ＋ ４ Ｒ２νぺ紗 Ｒ１レベ」し Ｒ≧レベｊし Ｒ１レベｌＶ
Claims (1)
- ｎ（ｎは自然数）桁のディジタル信号を入力して、アナ
ログ信号を出力するディジタル−アナログ変換器であっ
て、ｍ（ｍは自然数、１≦ｍ、＜ｎ）桁目に相当する出
力アナログ信号の期待値を表わす較正用アナログ信号を
出力する較正用アナログ信号発生源と、ディジタル−ア
ナログ変換部及び前期較正用アナログ信号発生源の動作
を制御して、はじめは前記ｍ桁目に相当する出力アナロ
グ信号と較正用アナログ信号の差を出力し、次はｍ ＋
１桁目に相当する出力アナログ信号と前記ｍ桁目の出
力アナログ信号プラス較正用アナログ信号との差を出力
し、以下同様の動作を繰り返して最後は最上位桁に相当
する出力アナログ信号とそれより下位のｍ ｒ ｍ４１
１・・・・・・の各桁の出力アナログ信号フ゛ラス較正
用アナログ信号との差の出力を順次得る手段と、前記デ
ィジタル−アナログ変換部の少くともｍ桁以上の各変換
回路に接続され、前記各差信号をそれぞれ零とすべく該
当桁の出力アナログ信号を補正する手段とを備え、出力
アナログ信号の直線性を自己較正することのできるディ
ジタル−アナログ変換器において、入力ディジタル信号
をすべて１１“とじた際の出力アナログ信号に相当する
基準値と、入力ディジタル信号の最上位桁のみをｌ１１
″とした際の出力アナログ信号に相当する基準値とを発
生する手段を有し、入力ディジタル信号をすべて１″ま
たは入力ディジタル信号の最上位桁のみを７１″としだ
際つ出力アナログ信号と前記基準値とを比較して、両者
の値を等しくするよう補正する手段を具備していること
を特徴とするディジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4924984A JPS60194619A (ja) | 1984-03-16 | 1984-03-16 | デイジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4924984A JPS60194619A (ja) | 1984-03-16 | 1984-03-16 | デイジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194619A true JPS60194619A (ja) | 1985-10-03 |
Family
ID=12825570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4924984A Pending JPS60194619A (ja) | 1984-03-16 | 1984-03-16 | デイジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194619A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS5599828A (en) * | 1979-01-22 | 1980-07-30 | Burr Brown Res Corp | Correction system for digital*analog converter |
| JPS56122252A (en) * | 1980-02-29 | 1981-09-25 | Toshiba Corp | Data way |
-
1984
- 1984-03-16 JP JP4924984A patent/JPS60194619A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS5599828A (en) * | 1979-01-22 | 1980-07-30 | Burr Brown Res Corp | Correction system for digital*analog converter |
| JPS56122252A (en) * | 1980-02-29 | 1981-09-25 | Toshiba Corp | Data way |
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