JPS60190028A - アナログデイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、アナログ入力信号をディジタル出力信号に変
換するアナ１」グデイジタル変換器に関し、特に、変換
の分解能と速度を高めようとづるものである。

〈従来技術〉 、一般に知られているアナ［１グデイジタル変換器とし
て、電子通信ハンドブック（昭和５４年３月３０日発行
）等に示されている、逐次比較方式（第１図）によるも
のと、積分方式（第２図）によるものがある。

第１図に示Ｊ逐次比較方式のアナ［１グデイジタル変換
器の例において、１は入力信号Ｅｘが供給される比較器
、２は比較器１の出力が供給される制御回路、３はディ
ジタルデータの各ビットの小みに相当するアナログ信号
ａＯ〜ａｎをそれぞれスイッチＳＯ〜Ｓｎを介して比較
器１の入力端子に供給するディジタルアナログ変換器で
ある。制御回路２の出力は、スイッチＳＯ〜ＳｎをＩ＋
ｌＪ　ｍする。

この溝或におい゛Ｃ１人力信号ＥＸが入力されると、ス
イッチＳＯが閉じられ、最高の重みのアナｆ」グ信ｆ＝
ＪａＯと比較され、［ｘ＞ａ　ＯであればスイッチＳＯ
の状態はオンに確定される。次に、スイッチＳ　１が１
」じられ、ＥＸとａｏ＋ａ１が比較され、Ｅ、ｘ＜ａ　
Ｏ＋ａ　１であればスイッチＳＯの状態はＡ）に確定さ
れる。このような動作が同様にスーｒツヂ３ｎまで実行
される。

このようにし゛Ｃ１確定されたスイッチＳＯ〜Ｓｎのオ
ンイフ状態により、入力信号ＥＸに相当するディジタル
信号を得る。

この逐次変換方式によるアナログディジタル変換器は、
変換速度は高速であるが、比較するデータのビット数ｎ
によって分解能が制限され、Ｋ／２’（Ｋは定数）以上
の分解能は得られないという欠点を持っていた。

次に、第２図に積分方式によるパルス幅変調形のアナロ
グディジタル変換器の例を示す。

第２図において、４は入ツノ電圧ＥＸとスイッチＳＷ　
１（ＳＷ　２）を介しＩＣ基準電圧−ト［５（−ＥＳ）
とを加算積分する積分器、５は加算積分値ｅ１と三角波
０２とを比較してスイッチＳＷ１、ＳＷ２を制御する比
較器、６は三角波Ｃ２を出力する三角波発信器、７は比
較器５の比較出力を入力して出力を制ｔｌＩＩする制御
回路ひある。

その動作は、第３図に示ずように、ＳＷ　１がオンの時
、ＥＸ＋ＥＳの積分値ｅ　１がｅ　１＞ｅ　２であり、
この期間をＴ１とし、次にｅＬ−、ｅ２の状態になると
、比較器５の出力により、スイッチＳＷ２がオンどなり
、この期間をＴ２とする。次に、再び、ｅ　１＞ｅ　２
の状態になると、比較器５の出力によりスイッチＳＷ　
１がオンとなる。υ」御回路７は、スイッチＳＷ１がオ
ンの期間］゛１どスイッチＳＷ２がオンの期間Ｔ２を目
数し、（Ｔ＝’ｒ１＋１”２は一定）、ＴＩ−Ｔ２の時
比率に対応するパルス幅訓測のクロックパルスにより、
人力信号Ｅｘに対応したディジタル信号を得る。

この積分方式によるアナログディジタル変換器にＪ３い
て、パルス幅も１測のクロックパルスの周期を△Ｔとづ
ると、その分解能はΔＴ　／　Ｔ−に比例し、り１」ツ
クパルスの周期に関連して高いが、更に、分解能を高め
ようとすると変換時間Ｔを大きくしなりればならり”、
アノーＬ１グディジタル変換速度が遅くなるという欠点
を持っていた。

即し、逐次比較り式によるアナログディジタル変換器は
、高速であるが分解能が低い、積分方式によるアナログ
ディジタル変換器は、分解能を高めようとすると変換速
度が遅くなる、という欠点を持っていた。

〈発明の目的〉 本発明は、上記した欠点を解消し、分解能が高くかつ変
換速度が高速であるアナログディジタル変換器を提供Ｊ
ることを目的とする。

〈発明の構成〉 本発明の構成は、第１、第２の設定値の組を両段定値の
差を順次狭めながら差が最小になるまで繰り返゛し設定
する設定手段と、第１、第２の設定値のいずれかを選択
するスイッチと、アナログ入力信号とスイッチによって
選択された第１、第２の設定（「１の差を積分する積分
手段と、この積分１段の出力信号を一定値と比較して比
較器カイｎＯを出力する比較手段と、スイッチに一定の
周期′Ｃ第１、第２の設定値の−りを選択さけるととし
に比較手段の出力信号に応じ−Ｃスイッヂに他方の設定
値を選択さぼるスイッチ駆動手段と、設定手段の第１、
第２の設定値とスイッチ駆動手段の出力信号とを入力し
て２つの設定値の差が最小に４ｊつだ時の２つの設定値
とスイッチ駆動手段の出力信号のデユーティ比から、ア
ナログ入力信号のディジタル値を演韓する演粋回路とを
備えるアナログディジタル変換器である。

〈実施例〉 第４図に本発明の実施例、第５図にその動作ヂャートを
示す。

第４図において、ＥＸはアナログ入力信号、１１は内部
のアルゴリズムにより第１、第２のディジタル設定４ｉ
ｉＱ１、Ｑ２を設定Ｊる設定器、Ｓｌ、Ｓ２はこの設定
値Ｑ１、Ｑ２のいずれかを選択するスイッチ、１２はデ
ィジタル設定値Ｑ１、Ｑ２が供給されこの２つの値をア
ナログ値に変換するディジタルアノ」−１グ変挽器、１
３はアナログ人力信号１ｓｘとディジタルアナログ変換
された設定値Ｑ１、Ｑ２どの差を積分する積分器、１４
は積分器１３の出力を一定値と比較して比較出力を生じ
る比較器、１５はリセット端子１（に比較器１４の出力
が、セット端ＦＳには周期Ｔのセットパルスが供給され
、出力端子Ｑからデユーディパルスが出力されスイッチ
Ｓ１、Ｓ２を駆動するスイッチ駆動手段としてのフリッ
プフロップ回路、１６はディジタル設定＋＋ｎＱ　Ｌ　
Ｑ　２及びフリップフロップ回路１５のＱ端子からのデ
ユーティパルス信号が供給され、アナログ入力信号ＥＸ
に対応したディジタル信号を演算して出ツノする演算回
路、Ｏｕｌ、は出力端子である。

次に、本発明の実施例の動作を第５図を参照して説明す
る。

第５図にａ３いて、（イ）はフリップフロップ回路１５
のＳ端子に供給されている周期Ｔのセットパルス、（ロ
）は積分器１３の出力、（ハ）はノリツブフロップ回路
１５のＱ端子出力ｒある。

初めに、Ｑｌ・く１三ｘ＜Ｑ２とする。

スイッチＳ　２がオンで設定１ｆｌＱ２が選択されてい
る場合、設定値０２はディジタルアノ」」グ変換器１２
にて変換され、入力信号ＥＸから減算−され、（Ｅｘ−
０２）が積分器１３にて積分される（第５図（ロ）に示
づ直線の増加部分）。積分器１３の出力は、比較器１４
の一方の端子に供給され、他方の端子に接続されている
一定値と比較される。

積分器１３の出力が一定値に達するく第５図（ロ）のＹ
点〉と、比較器１４の出力は、フリップフ１：１ツブ回
路１５をリセッ１−シ、”　ｌ−１”レベルであったＱ
端子の出力を゛１Ｉｌｌレベルへ反転させる。Ｑ端子の
出力が゛′トビルベルであった期間をｔ　２とする。ま
た、このＱ端子出力は、スイッチｓ　１をスイッチＳ２
へ切り換える。従って、今度は、設定値が０２より０１
へと切り換わり、（Ｅｘ−０１）が積分され（第５図（
ロ）に示ず直線の減少部分）、比較器１４へ供給される
。この期間、フリッ１ノ【：１ツブ回路１５のＱ端子の
出力は“Ｌ°ルベルであり、この期間をｔｌとする。

次に、フリップフ［１ツブ回路１５のＳ端子に供給され
る廿ツトパルスの）籠」ントエッジにより、フリップフ
ロップ回路１５は、再び、セットされ、”　ｌ−１”レ
ベルとなる。この出力により、スイッチＳ　１からスイ
ッチＳ　２へ切り換わり、設定器１１の設定アルゴリズ
ムによって設定される次サイクルの設定値Ｑ２が選択さ
れ、上記した動作が同様に繰り返される。

Ｊス十のようにして、スイッチＳ１がオンの期間ｔ１、
スイッチＳ２がオンの期間ｔ　２としてフリップフロッ
プ回路１５のＱ端子からは、第５図（ハ）に示すデーム
−ティ比が出力される。ここＣ１Ｌ１＋ｔ　２＝１−と
づる。

この動作は、設定′ａ１１に設定されているアルゴリズ
ムに応じて設定１ａＱ　１と０２の差が収束して、最小
単位どなるまで行われる。

その後、演算回路１６によって、差が最小単位となった
設定ｆａＱ　１、Ｑ２の値と、デユーティ比より、人力
信号ＥＸに相当づるディジタルｍ号が演算され、出力端
子ｏｕｔより出力される。

具体的な例を第６図に示ず。

第６図は、設定値Ｑ１、Ｑ２の変化とその時のデユーテ
ィ比の変化を表している。Ｑｌ、Ｑ２の設定値より入力
信号［Ｘをデユーティ比に変換する周期Ｔを１とする。

ここで、人力信号Ｅｘ＝４．２とづ゛る。

第１段階（ａ）の設定値としＵ、ｏ　１＝ｏ、。

２＝６が設定されている。

上ムｄしたｆニーティ比変換動作により、１：１＝　、
。

０．３、ｔ　２＝Ｑ、７に変換される。次に、設定　。

器１５に設定されているアルゴリズムにより、第　゛２
段階（ｂ）としてＱ　１＝１、Ｑ　２＝５が設定される
。この時、ｔ　１＝０．２．１°　２＝０．８に変　□
換される。更に、設定器１５のアルゴリズムは、　Ｉ゛
Ｑ１と０２の値が最小単位となるように、次段１ｉｉ、
ｌｉ　Ｉ（ｃ）としてＱｌ−４、Ｑ２＝５が設定される
。

この時、ｔ　ｉ＝０．６、ｔ　２＝０．２に変換される
。この場合、設定値Ｑ１と０２の差は１が最小　・単位
であり、ここが設定値Ｑ１、Ｑ２の収束点でｄう　る　
。

また、本図のｆニーディ比波形において、人力信号［ｘ
の上部（斜線Ａ）と−ト部（斜線Ｂ）の面４？イは等し
くなり、次の式が成り立つ。

（Ｅ、ｘ−Ｑ　１）　ｔ　１＋　（Ｅｘ−Ｑ　２）　ｔ
　２＝０、°、トｘ＝　（ｔ　ＩＱ　１＋ｔ　２Ｑ　２
）　／　（ｔ　１＋ｔ　２）この式より演算回路１５は
、設定値Ｑ１、Ｑ２の差が最小となった時点で、ｔｌ、
ｔｌ、Ｑｌ、Ｑ２の餡より人力（Ｍ号ＥＸをディジタル
信号に変換りる。

また、設定器１５に設定するアルゴリズムによって、（
ａ）〜（Ｃ）の段階を更に短くすることができ、長くづ
ることもできる。

第７図は、第１の設定値Ｑ１と第２の設定値Ｑ２より、
この変換器の分解能を説明するための図であり、第６図
の場合と同様に、人力信号Ｅｘ＝４．２とブる。

（ａ〉段階において、Ｑｌ−０、Ｑ２−６が設定されて
Ｊ３す、入力信号Ｅｘがデユーティ比に変換され、この
Ｏ〜６の範囲内にあることを確定する。次に、（１））
段階におい゛【、設定器１１のアルゴリズムにより、Ｑ
１＝１、Ｑ２＝５に設定され、パノノ信８Ｅ×はこの１
〜５の範囲内にあることを確定する。次に、（Ｃ）段階
において、設定器１１のアルゴリズムにより、設定範１
１１ｊの最小単位であるＱｌ−４、Ｑ２＝５に設定され
、人力信号ＥＸのデユーティ比変換により、ｔｉ＝ｏ、
８、ｔ　２＝０．２がまり、これらの値り口ら、人力信
号ＥＸをディジタル信号に変換する。

このように、段階を追って設定値Ｑ１、Ｑ２のガを狭め
、それぞれ狭められた差の中でのデユーティ比をめてい
く。そして最終的には、設定値Ｑ１、Ｑ２が勾えうる最
小の差まで狭められ、この最小の差の中でのデユーティ
比がめられる。

設定値Ｑ１、Ｑ２がｈえうる最小の差は、設定値の分解
能に相当するから、差の中でのデユーティ比をめること
は、設定値の分解能以上に細かいところをデユーティ比
によって測定することになる。デユーディ比の測定の分
解能は、１段階の動作１・１間丁に対するム１測用クロ
ックパルスの周期Δ゛「の比となるから、結局、本発明
によるアナログディジタル変換の分解能は、設定値の分
解能とデユーディ比測定の分解能との積で与えられる。

これを従来の逐次比較り式及び積分方式のアカ１」グデ
ィジタル変換器場合と比較すると、逐次比較り式にＪハ
ブる分解能Ｋ　／　２’はいわば設定値の分解能であり
、積分方式における分解能△Ｔ　／　Ｔはデ“Ｌ−’ｊ
イ比測定の分解能であって、それぞれ設定値及びデユー
−ｊイ比測定の単独の分解能で与えられる。

これに対し−（、本発明のアナログｉ！′イジタル変換
器の分解能は、両分解能の積で与えられるから、個々の
分解能を従来程度にすると、従来のいずれの方式のもの
よりも高い分解能が得られる。もつとも、このような高
い分解能は、１回当たり１時間かかる段階を複数段Ｎ経
なければならないが、設定値を最小の差まで収束させる
アルゴリズムを適切に定めれば、比較的短い時間で収束
させることができ、分解能が高く、高速度な変換を行な
うことができる。

く発明の効果〕・ 本発明は、アナログ入力信号を２つの可変の設定値と比
較し、その差を積分して２つの設定値に対するデユーデ
ィ比よりＩイジタル信号に変換するので、分解能が高く
、変換速痘が速いアナログディジタル変換器を得ること
かで゛ぎる。

【図面の簡単な説明】

第１図は、従来の逐次変換り式にＪ、るアナ［■グディ
ジタル変換器、 第２図は、従来のパルス幅変調方式によるアナログディ
ジタル変換器、 第３図は、従来のパルス幅変調方式によるアナログディ
ジタル変換器の動作チャート、第４図は本発明の実施例
によるアナ［１グデイジタル変換器の図、 第５図は本発明の実施例によるアナ１−１グデイジタル
変換器の動作ヂｔ・−ト、 第６図は、本発明の実施例によるアナログディジタル変
換器の２つの設定値とデユーディ比の関係図、 第７図は本発明の実施例のアブログディジタル変換器の
分解能を説明するための図。 １１・・・設定器、 １２・・・ディジタルアナログ変換器、１３・・・積分
器、 １４・・・比較器、 １５・・・フリツプフロツプ回路、 １Ｇ・・・演粋回路、 ｏｕｔ・・・出力端子、 Ｓ　１．　Ｓ　２・・・ス、イッヂ素子。 第１図 第２図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）第１、第２の設定値の組を両段定値の差を順次狭
   めながら差が最小になるまで繰り返し設定する設定手段
   と、第１、第２の設定値のいずれかを選択するスイッチ
   と、アナログ入力信号と前記スイッチによって選択され
   た第１、第２の設定値の差を積分する積分手段と、この
   積分手段の出力信号を一定値と比較して比較出力信号を
   出力する比較手段と、前記スイッチに一定の周期で第１
   、第２の設定値の一方を選択させるとともに比較手段の
   出力信号に応じて前記スイッチに他方の設定値を選択さ
   ゼるスイッチ駆動手段と、ｌ／ｉ記段定手段の第１、第
   ２の設定値と前記スイッチ駆動手段の出力信号とを入力
   して２つの設定値の差が最小になった時の２つの設定値
   とスイッチ駆動手段の出力信号のデユーティ比から、７
   ノ″ログ入力信号のディジタル値を演鋒する演算回路と
   を備えるアノ−［１グデイジタル変換器。