JPS60190023A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明はフェーズロックドループ（ＰＬＬ）に係り、特
に基準信号が間欠的に与えられる場合に好適な位相差検
出、保持回路に関する。

【発明の背景】

まず、従来のＰＬＬを第１図により説明する。 位相差検出回路１は、基準信号ＳＲと生成信号ＳＧとの
位相差Δ０を調べる。積分回路２は、この位相差Δ０を
平滑化し、電圧制御発振器（ＶＣＯ）３めＪｌ！振周波
周波数御す７Ｊ、ＶＣＯ３で生成さＪした信号ＳＣは、
分周回路４により分周され、上記の位相差検出回路１に
ダ、えられる。以上の動作を信号の波形で表わすと、第
２図のとおりである。 このように、従来のＰＬＬ回路では基準信号ＳＲは連続
碕な場合のみ可能であり、これが間欠的に与えられると
以下の問題が生じた。 即ち、第３図の波形図に示すようにＶ　Ｃ０３４：与え
られる信号ＳＩは、基準信号ＳＲと生成された信号ＳＧ
との位相差ではなくなるので、当然Ｐ　Ｌ　Ｌの動作が
不可能となる。 〔発明の目的〕 本発明の目的は、こめように基準信号が間欠的に与えら
れる場合にも位相同期が正しく行なわれるＰＬＬ回路を
実現することである。 〔発明の概要〕 上記の目的を達成するため、本発明では基準信号が立上
る時に生成信号の波高を標本化し、その標本値を次の基
準信号の立上げまで保持し、その結果を積分回路で平滑
化するように構成したことを特徴とする。すなわち、電
圧制御発振器と基準信号の上立り又は立下り時に、上記
発振器の出力信号を標本化、保持する手段と、この手段
の出力を平滑かして上記発振器の制御電圧として加える
手段とでＰＬＬ回路を構成したものである。 〔発明の実施例〕 以下、本発明を実施例により説明する。第４図は本発明
によるＰＬＬ回路一実施例の構成を示す。 同図において、点線の内側が本発明の要部をなすもので
他の部分は第１図で説明した従来のＰＬＬ回路の構成と
同様である。 フリップフロップ５は基準信号が立上る時に、生成信号
が低レベルの場合には、次の基準信号の立上りまで高レ
ベルを出力し続け、ＶＣＯ３の発振周波数を上昇させる
。逆に生成信号が高レベルの場合には低レベルを入力し
続ける。 以上の動作ににる基準信号Ｓ　Ｒを生成（、Ｙ号ＳＧの
波形の一例を第５図に示す。この図より、この位相差が
一定どなるように制５ｎされることがわかる。 この他、次の場合も本発明に含まれる。 （１）基準（，７号が立上る時に加えて立下る日、１・
にも生成信号を標本化すること。これはたとえば基ｑ１
７信号との間にＮ０７回路を挿入したブリップフロップ
を設け、積分回路で加算することにより実現できる。 （２）生成（１号を標本化した値は、上記実施例のよう
に２値ではなく、多値でもない。この場合には、Ａ／Ｄ
変換、Ｄ／Ａ変換を行なってもよいし、アナログ値をそ
のまま保持してもよい。 （３）第４図の分周回路４は、省略してもよいし、逆に
さらに逓倍回路に置換してもよい。 〔発明の効果〕 以上説明したように、本発明によれば簡単な回路により
、間欠的に与えられる基準信号を用いて１）　Ｌ　Ｌ　
＠路を構成できるので、実用上有益である。

【図面の簡単な説明】

第１図は従来のＰ　Ｌ　Ｌ回路のブＬ１ツク図、第２゜
３．５図は従来ならびに本発明の詳細な説明するだめの
波形図、第４図は本発明によるＰ　Ｌ　Ｉ、回路の一実
施例のＩ’　Ｌ、　Ｌのブロック図である。 ■・・・位相差検出回路、２・・・積分回路、３・・・
電圧制御発振＆３　（Ｖに０）　、４・・・分局■路、
５・・・フリッ第１　図 第２　口 χ　３　図 、Ｓ１

Claims (1)

1. 【特許請求の範囲】 １、制御電圧に応じて発振周波数が変化する発振器と、
   基準信号の立上り、又は立下り時に上記発振器が生成し
   た信号を標本化し、保持する手段と、この保持結果を平
   滑化し、上記の制御電圧とせしめる手段とを有してなる
   ことを特徴とするＰ　Ｌ　Ｌ回路。 ２、上記第１項において、上記基準信号をエツトトリガ
   ＦＦのクロック端子に与え、上記発振器が生成した信号
   をデータ入力端子に与えることにより、上記の標本化と
   、保持を行なうようにしてなることを特徴とするＰＬＬ
   回路。