JPS6018959A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路技術さらにはショットキー
バリヤダイオードが形成される半導体集積回路装置に適
用して特に有効な技術に関するもので、たとえば、バイ
ポーラ集積回路におけるショットキーバリヤダイオード
の形成に利用して有効な技術に関するものである。

〔背景技術〕

本発明者は、集積回路技術、特に、ショットキーバリヤ
ダイオードの形成技術について以下に述べるような技術
を開発した。

すなわち、シリコン半導体の特定′ｉ泊域に金属シリサ
イドによるショットキーバリヤダイオードを形成すると
いうものである。

しかし、かかる技術においては、金属シリサイドの縁端
部にて電界集中が生じやすく・これによりブレークダウ
ンなどの破壊現象が生じたり、あるいは金属シリサイド
の縁端部の状態が不安定なことにより特性のばらつきや
変動が生じゃずいといった問題点が生ずるということが
本発明者によってあきらかとされた。

上述したごとき問題を克服するためには、上記金属シリ
サイドの周辺に沿って、例えば拡散層などによるガード
リングを選択的に形成することが考えられる。Ｉ−かし
、このガードリングを選択的に形成するためには、面倒
なマスク工程およびマスク合わせなどが新たに必要とな
って、製造工程を著しく複雑化するといった別の問題を
生じさせる。

〔発明の目的〕

この発明の目的は、特性の安定したショットキーバリヤ
ダイオードを溶成することができる半導体集積回路技術
を提供するものである。

また、ショットキーバリヤダイオードをなす金属シリサ
イドの周辺にガードリングを設けることを簡単に行なえ
るようにした半導体集積回路技術を提供するものである
。

さらに、ショットキーバリヤダイオードをなす金属シリ
サイド周辺に自己整合によりガードリングを形成するこ
とができる半導体集積回路技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、金属シリサイドの周辺の表面酸化膜の縁端を
後退させることにより、該金属シリサイド履辺にガード
リングを自己整合により簡単かつ再現性良く形成せしめ
るという目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一あるいは相当する部分は同一符
号で示す。

第１図から第６図までは、この発明に係る半導体集積回
路装置の製造方法の一実施例を工程順に示す。

先ず、第１図から第６図までのに示す工程で製造される
半導体集積回路装置の概要について説明すると、次のと
訃りである。

すなわち、第１〜６図に示す工程で製造される半導体集
積回路装置では、シリコン半導体の特定領域に金属シリ
サイド１６によるショットキーバリヤダイオード（ＳＢ
Ｄ）が形成される。上記金属シリサイド１６とその周辺
の表面酸化膜１２との間には間隔が設けられる。そ［７
て、この間隔が設けられた部分１０ａに上記ショットキ
ーバリヤダイオード（Ｓ　Ｂ　Ｄ）のガードリング１８
が形成される。

、上記シリコン半導体は、ｐ−型半導体基板にｎ型半導
体層１０を形成したものであって、上記５ＢＤＩＩ′ｉ
そのｎ型半導体層１００表面部分に形成される。ｎ型半
導体層１０はエピタキシャル層によって形成される。

また、上記ガードリング１８は、ホウ素イオンの打込み
によるｐ型拡散層によって形成される。

なお、第１〜６図に示す実施例では上記ＳＢＤが単独で
形成されているが、例えば第７〜１４因において後述す
る別の実施例のように、バイポーラトランジスタの領域
に形成されることもある。

例えば、そのバイポーラトランジスタのペースとコレク
タに跨がる部分に上記金属シリサイドが形成されること
もある。

次に、第１〜６図についてそれぞれ具体的に説明する。

先ず％第１図に示すように、シリコンからなるｎ型半導
体層１００表面に、酸化膜１２のない部分を設ける。い
わゆる、コンタクト孔を設ける。

次に、第２図に示すように、表面罠金属層を付着させる
。具体的にはプラチナ１４をスパッタリングする。そし
て、例えば８５０℃以上の温度でシンタリング処理を行
なって、表面に覗いている部分だけに金属シリサイド１
６を形成する。

この後、第３図に示すように、シリコンと反応せずに残
ったプラチナ１４を溶解・除去する。これにより、酸化
膜１２のない部分だけに金属シリサイド１６が選択的に
形成される。

さらにこの後、第４図に示すように、表面酸化膜１２に
対してウォッシュ　（洗浄）処理を行なう。

このウォッシュ処理は、酸化膜のずぺてを除去するので
はなく、その酸化膜１２が部分的に減る程既に加減して
行なう。すると、同図に示すように・酸化膜１２の縁端
１２ａいわゆるバードビークと呼ばれるところが後退す
る。そして、この縁端１２ａが後退したあとに、シリー
シ゛イド化されていないｎ型半導体の間隔部分１０ａが
現われる。

ここで、第５図に示すように、上記間隔部分１０Ｈにホ
ウ素イオンの打込みを行う。このときのイオン打込みは
、上記間隔部分１０ａの周辺部分に対しても無差別的九
行なわれる。つまり、マスクを使用せずに行なわれる。

あるいは、周辺も含むような非常に粗いマスクだけを使
用して行なわれる。このように、ホウ素イオンの打込み
は上記間隔部分１０ａ以外の部分にも行われる。しかし
、上記酸化膜１２０部分に打込まれたイオンは該酸化膜
１２によって阻止され、また上記金属シリサイド１６の
部分に打込まれたイオンは該シリサイド１６の底よりも
浅いところまでしか到達しない。つ寸り、上記酸化膜１
２および上記金属シリサイド１６がそれぞれ一種のマス
クとして機能し、この結果イオン打込みは、実質的に上
記間隔部分１０ａだけに対して選択的に行なわれるよう
になる。すなわち、ここでは自己整合が行なわれる。

この後、第６図に示すように１熱処理を行なうことによ
り、金属シリサイド１６の周辺に沿ってｐ型拡散層によ
るガードリング１８が形成される。

このガードリング１８は、金属シリサイド１８の縁端部
における電界集中を緩和し、これによりブレークダウン
などの破壊現象が生じ難く、また特性のばらつきが小さ
く、かつ特性変動の小さなショットキーバリヤダイオー
ド（ＳＢＤ）を再現性良く、しかも簡単に形成すること
ができる０さらに、ガードリング１８は自己整合により
正確に形成されるので、その形成面積１％に幅は最少限
でよい。このことは、半導体集積回路装置の集積密度を
高める上で非常に有利である。

また、Ｆ記実施例では、ガードリンク１８を上記酸化膜
１２のバードビーク状縁端１０ａが後退した跡に形成し
ているが、この部分は、図示するように、斜め下方に傾
斜している。仁のように斜め下方に傾斜している部分に
上記金属シリサイド１６の縁端部をもってくることによ
り、該金属シリサイド縁端部における曲り具合を緩やか
にすることができる。そして、このことが該縁端部にお
ける電界集中を緩和するのに大きく寄与する。従って、
上記ガードリンク１６と相まって、上記ＳＢＤの特性を
一層安ｉ化させることができる。

次に、上述した技術を応用して、第７図に示すようなシ
ョットキーバリヤダイオード（ＳＢＤ）付バイポーラト
ランジスタＱ１を形成する場合の実施例について説明す
る。

第７図に示すトランジスタＱ１μ、そのペースＢからコ
レクタＣにかけてショットキーバリヤダイオード（ＳＢ
Ｄ）が接続されている。このようなＳＢＤ付トランジス
タＱ１に、高速論理回路あるいは高速デジタル回路など
を構成するのに使用される。

なお、ＳＢＤはエミッタ（Ｅ）側に接続されることもあ
る。

第８図から第１４図までは、第７図に示したＳＢＤ付バ
イポーラトランジスタＱ１を有スる半導体集積回路装置
の製造方法の一例を工程順に示す。以下、各図について
順を追って説明する。

先ず、第８図に示すように、シリコン半導体にバイポー
ラトランジスタＱ１を形成する。この場合のシリコン半
導体は、ｐ−型シリコン半導体基板２０上にｎ型半導体
層ｌＯを形成したもσ？が使用される。ｎ型半導体層１
０はエピタキシャル層である。

上記１１型半導体層１０には、表面酸化膜１２の下に形
成されたｐ十型拡散層からなる分離層２６によって、電
気的に囲繞・分離された領域が形成されている。そして
、その囲繞された分離領域にｎｐ１Ｍバイポーラトラン
ジスタＱ１が形成されている。

上記分離領域内のｎ型半導体層１０はトランジスタＱｌ
のコレクタ（Ｃ）領域となる。このコレクタ（Ｃ）領域
の底部には、コレクタ抵抗を下ケるためのｎ十型半導体
からなる埋込層２２が形成されている。この埋込層２２
は、ｐ−半導体基板２０とｎ型半導体層１０との間にあ
らかじめ形成されたものである。

上記分離領域内のｎ型半導体層１０には、その表面から
、ｐ型ベース（Ｂ）領域３０およびｎ十型エミッタ（Ｅ
）領域３２が順次に拡散・形成されている。また、コレ
クタ（Ｃ）領域には、その表面から上記埋込層２２まで
達するｎ十型のコレクタ内拡散層２８が形成されている
。さらに、そのコレクタ内拡散層２６には、その表面か
ら、ｎ十型のコレクタ接続用拡散層３４が形成されてい
る。このコレクタ接続用のｎ十型拡散層３４ｒＬ。

上記エミッタ（Ｅ）領域３２の形成と同時の工程にて形
成されたものである。

なお、第８図において、トランジスタＱｌが形成されて
いる領域の表面酸化膜１２は、その外側の酸化膜１２Ｊ
、りも薄くなっている。捷だ・ベース（Ｂ）やエミッタ
（Ｅ）などを拡散・形成するためにそれぞれ行なった選
択エツチング処理の痕跡が、若干の段差となって残って
いる。

さて、以上のようにして、ｎｐｎ型バイポーラトランジ
スタＱｌがほぼ形成されたならば、第９図に示すように
、表面酸化膜１２の内、ベース（Ｂ）　領域３０とコレ
クタ（Ｃ）領域１０に跨がる部分ｄを、エツチング処理
により除去する。

次に、第１０図に示すように、表面に金属層を付着させ
る。具体的にはプラチナ１４をスバ、ツタリングする。

そして、例えば約８５０℃以上の温度でシンタリング処
理を行なって、表面に覗いている部分だけに金属シリサ
イド１６を形成する。

この後、第１１図に示すように、シリコンと反応せずに
残ったプラチナ１４を溶解・除去する。

これにより、酸化膜１２のない部分だけに金属シリサイ
ド１６が選択的に形成される。そして、第７図に示した
ような、トランジスタＱ１のベース（Ｂ）からコレクタ
（Ｃ）に接続するショットキーバリヤダイオード（ＳＢ
Ｄ）が形成される〇さら尤この後、第１２図に示すよう
に、表面酸化膜１２に対してウォッシュ処理を行なう。

このウオッシー処理　、酸化膜のすべてを除去するので
はなく、その酸化膜１２が部分的に減る程度に加減して
行なう。すると、同図に示すように、酸化膜１２の縁端
１２ａいわゆるバードビークと呼ばれるところが後退す
る。そして、この縁端１２ａが後退したあとに、シリサ
イド化されていない間隔部分１０ａが現われる。

なお、このときの酸化膜１・２０ウオツシユ処理ではマ
スクが不要である・。　・ この後、上記間隔部分１０ａにホウ素イオンの打込みを
行なう。このときのイオン打込みは、上記間隔部分ｔＯ
ａの周辺部分に対しても行なわれる。つまり、マスクを
使用せずに行なわれる。あるいは、周辺部分も含むよう
な非常に粗いマスクを使用して行なわれる。このように
、ホウ素イオンの打込みは上記間隔部分１０ａ以外の部
分にも行われる。しかし、上記酸化膜１２の部分に打込
まれたイオンは該酸化膜１２によって阻止され、また上
記金属シリサイド１６の部分に打込まれたイオンは該シ
リサイド１６の底よりも浅いところまでしか到達しない
。つまり、上記酸化膜１２および上記金属シリサイド、
１６がそれぞれ一種のマスクとして機能し、この結果イ
オン打込みは・実−質的に上記間隔部分１０ａだけに対
して行なわれるようになる。すなわち、ここでは自己整
合が行なわれる。

この後、熱処理を行なう仁とにより、第１３図および第
１４図に示すように、金属シリサイド１６の周辺に沿っ
てｐ型拡散眉によるガードリング１８が形成される。こ
のガードリング１８は、金属シリサイド１８の縁端部に
おける電界集中を緩和し、これによりブレークダウンな
どの破壊現象が生じ難く、マた特性のばらつきが小さく
、かつ特性の変動が小さなショットキーバリヤダイオー
ドＳＢＤを再現性良く、しかも簡単に形成することがで
きる。そして、第７図に示したようなＳＢＤ付バイポー
ラトランジスタＱ１が形成される。

１だ、この実施例でも、ガードリング１８を上記酸化膜
１２のバードビーク状縁端１０ａが後退した跡に形成し
ているが、この部分は、図示するように・斜め下方に傾
斜している。このように斜め下方に傾斜している部分に
上記金属シリサイド１６の縁端部をもってくることによ
り、該金属シリサイド縁端部における曲り具合を緩やか
にすることができる。そして、このことが該縁端部にお
ける電界集中を緩和するのに大きく寄与する。従って、
上記ガードリング１８と相まって、上記ＳＢＤの特性を
一層安定化させることができる。

さらにまた、自己整合が行なわれることにより、ガード
リング１８を形成するためのレイアウト面積を最少限に
小さくすることができ、これにより半導体集積回路の集
積密度をさらに高めることができるようになる。

〔効　果〕

（１）表面酸化膜の縁端を後退させた跡にガードリング
を形成することにより、特性の安定したショットキーバ
リヤダイオードを形成することができるという効果が得
られる。

（２（表面酸化膜の縁端を後退させた跡にガードリング
を形成することにより、工程、特にマスク工程を簡略化
することができるという効果が得られる。

（３）　表面酸化膜の縁端を後退させた跡処ガードリン
グを形成することにより、上記ガードリングを自己整合
罠よって簡単かつ再現性良く形成することができるとい
う効果が得られる・ （４）表面酸化膜の縁端を後退させた跡に自己整合によ
りガードリングを形成することにより、上記ガードリン
グを最少限の面積で形成でき、これにより半導体集積回
路の集積密度を大幅に高めることが可能になるという効
果が得られる。

上記（１）〜（４）により、さらに、簡単な製造工程で
もって、特性のばらつきが小さく、かつ／ｉ￥性の安定
したショットキーバリヤダイオードを有する回路が再現
性良く形成されるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記金属シ
リサイドを形成するための金属はプラチナ以外の金属（
チタン、モリブデンなど）であってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ半導体集
積回路におけるショウ１−ｔ−−バリヤダイオードの形
成技術に適用した場合について説明したが、それに限定
されるものではなく、例えば、金属酸化物半導体集積回
路（ＭＯＳ　−Ｉ　Ｃ）におけるショットキーバリヤダ
イオードの形成技術などにも適用できる。少なくとも半
導体基体表面の酸化膜が部分的に除かれた領域に素子が
形成されるものには適用できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体県債回路装置
の製造工程の一部を示す断面図、第２図は第１図に示し
た工程の後の段階にて行なわれる製造工程の一部を示す
断面図、第３図は第２図に示した工程の後の段階にて行
なわれる製造工程の一部を示す断面図、第４図は第３図
に示した工程の後の段階にて行なわれる製造工程の一部
を示す断面図、第５図は第４図に示した工程の後の段階
にて行なわれる製造工程の一部を示す断面図、第６図は
最終的な工程段階にあるショットキーバリヤダイオード
の状態を示す断面図、第７図はこの発明の別の実施例に
よる半導体集積回路装置において形成されるパイボーラ
トランジスタを示す等価回路図、 第８図は第７図に示した回路を持つ半導体集積回路装置
の製造工程の一部を示す断面図、第９図は第８図に示し
た工程の後の段階にて行なわれる製造工程の一部を示す
断面図、第１０図は第９図に示した工程の後の段階にて
行なわれる製造工程の一部を示す断面図、第１１図は第
１０図に示した工程の後の段階にて行なわれる製造工程
の一部を示す断面図、第１２図は第１１図に示した工程
の後の段階にて行なわれる製造工程の一部を示す断面図
、第１３図は最終的な工程段階にあるシヨｙ）キーバリ
ヤダイオード付バイポーラトランジスタの状態を示す断
面図、 第１４図は第１３図に示した半導体集積回路装置の一部
の平面状態を示す図である。 １０・・・ｎ型半導体層（エピタキシャル層）、ｌＱａ
・・・間隔部分、１２・・・表面酸化膜、１２ａ・・・
縁端（バードビーク）、１４・・・金属（プラチナ）、
１６・・・金属シリサイド、１８・・・ガードリング、
２０・・・ｐ−型半導体基板、２２・・ｎ十型埋込層、
２６・・・ｐ生型分離拡散層、２８・・コレクタ内拡散
層、３０・・ｐ型ベース領域、３２・・・ｎ十型エミッ
タ領域、３４・・・コレクタ接続用拡散層、ＳＢＤ・・
ショットキーバリヤダイオード、ＱＪ・・ｌ１ｐｎ型バ
イホ−ラトランジスタ、Ｃ・・ごレクタ、Ｂ・・ベース
、Ｅ・・・エミッタ。 第　１　図 第３図 第　４　図 第　５　図

Claims (1)

1. 【特許請求の範囲】 １、　シリコン半導体基体の特定領域に金属シリサイド
   によるショットキーバリヤダイオードが形成される半導
   体集積回路装置であって、上記金属シリサイドとその周
   辺の表面酸化膜との間に間隔が設けられ、この間隔が設
   けられた部分に上記ショットキーバリヤダイオードのガ
   ードリングが形成されたことを特徴とする半導体集積回
   路装置。 ２、　上記シリコン半導体基体にバイポーラトランジス
   タが形成され、このバイポーラトランジスタのベース領
   域とコレクタ領域に跨がる部分に上記金属シリサイドが
   形成されていることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ８、　シリコン半導体基体表面の酸化膜を部分的に除く
   工程、この酸化膜が部分的に除かれた領域−に金属シリ
   サイドを形成するニー、上記金属シリサイド周辺の表面
   酸化膜を（ウォッシュ）処理することにより該酸化膜の
   縁端を後退させる工程、および上記酸化膜の縁端が後退
   したあとに残された半導体基体部分にガードリングをな
   す拡散層を形成する工程を行なうことを特徴とする半導
   体集積回路装置の製造方法。