JPS6018953A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6018953A JPS6018953A JP58126663A JP12666383A JPS6018953A JP S6018953 A JPS6018953 A JP S6018953A JP 58126663 A JP58126663 A JP 58126663A JP 12666383 A JP12666383 A JP 12666383A JP S6018953 A JPS6018953 A JP S6018953A
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- JP
- Japan
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- gates
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- floating
- insulating film
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、二層ポリシリコンゲート構造を有するＭＯ８
半導体装置（以下ＦＡＭＯＢと略記、）において単一の
浮遊ポリシリコンゲートと複数個のチャネルを有する構
造の半導体装置を用いた集積回路に関する。以下具体例
に基づいて本発明の詳細な説明する。
半導体装置（以下ＦＡＭＯＢと略記、）において単一の
浮遊ポリシリコンゲートと複数個のチャネルを有する構
造の半導体装置を用いた集積回路に関する。以下具体例
に基づいて本発明の詳細な説明する。
従来、３２ＫｂｓｔＷＰＲＯＭにおいては、プログラム
電圧を印加する場合、ｎ端子と共通のパッドを用いてい
る。この場合、Ω端子はプログラム時におけるブログヲ
ム電圧Ｃ以下ＶＰＰと略記）とｎ入力信号の３値（ＨＩ
ＧＨ＊ ＩＪＯ” ＊ ２１ ｖ） 耐入力するのでこ
れを区別する必要がある。従来のこの３値入力の検知回
路を第１図に示す。第１図において１１はＰＣＡ ＭＯ
Ｅ＋ ）ヲンジスタ、２はＨｃｈフィールドトヲンジス
タ、３は５ｖ電源、４は入力端子、５は出力端子を表わ
す。ここで１のゲートは接地してＯＮ状態となっている
。、３２に１！ｉＰＲＯＭの場合ｎ端子には、ＴＴＬレ
ベルの入力信号でＨＩＧＨとＬＯＷが入力する。またプ
ログラムモードでは２１ Ｖのプログラム電圧が印加す
る、４はＨＩＧＨ及びｂｏｗが入力したとき２のフィー
ルドトランジスタは閾値電圧を７ｖ近くに設定し゛であ
るために５にはＨＩＧＨ出力がでる。４に２１ Ｖが印
加したとき２の閾値電圧を越えるので２がＯＮして５は
ＬＯＷレベルになる。このようにして２１ Ｖと５ｖと
を区別することが可能になる。ここで従来はフィールド
トランジスタを用いているが、フィールドトランジスタ
は次のような欠点がある。 １１ ＮＣＡフイ−ルドト
ヲンジスタの閾値電圧を制御するために制御用のイオン
打ち込みを行なわなくてはならない。これは、工程の複
雑化を招き、ウェハーコストの上昇に結びつく大きな問
題である。、２）バーズビーク等プロセスの限界から微
小パターンを作ることができない。３）フィールドトラ
ンジスタであることからゲート膜厚が非常に厚くβが小
さいのでトランジスタのサイズを小さくできず高集積化
が望めない。
電圧を印加する場合、ｎ端子と共通のパッドを用いてい
る。この場合、Ω端子はプログラム時におけるブログヲ
ム電圧Ｃ以下ＶＰＰと略記）とｎ入力信号の３値（ＨＩ
ＧＨ＊ ＩＪＯ” ＊ ２１ ｖ） 耐入力するのでこ
れを区別する必要がある。従来のこの３値入力の検知回
路を第１図に示す。第１図において１１はＰＣＡ ＭＯ
Ｅ＋ ）ヲンジスタ、２はＨｃｈフィールドトヲンジス
タ、３は５ｖ電源、４は入力端子、５は出力端子を表わ
す。ここで１のゲートは接地してＯＮ状態となっている
。、３２に１！ｉＰＲＯＭの場合ｎ端子には、ＴＴＬレ
ベルの入力信号でＨＩＧＨとＬＯＷが入力する。またプ
ログラムモードでは２１ Ｖのプログラム電圧が印加す
る、４はＨＩＧＨ及びｂｏｗが入力したとき２のフィー
ルドトランジスタは閾値電圧を７ｖ近くに設定し゛であ
るために５にはＨＩＧＨ出力がでる。４に２１ Ｖが印
加したとき２の閾値電圧を越えるので２がＯＮして５は
ＬＯＷレベルになる。このようにして２１ Ｖと５ｖと
を区別することが可能になる。ここで従来はフィールド
トランジスタを用いているが、フィールドトランジスタ
は次のような欠点がある。 １１ ＮＣＡフイ−ルドト
ヲンジスタの閾値電圧を制御するために制御用のイオン
打ち込みを行なわなくてはならない。これは、工程の複
雑化を招き、ウェハーコストの上昇に結びつく大きな問
題である。、２）バーズビーク等プロセスの限界から微
小パターンを作ることができない。３）フィールドトラ
ンジスタであることからゲート膜厚が非常に厚くβが小
さいのでトランジスタのサイズを小さくできず高集積化
が望めない。
本発明はかかる欠点を除去したもので、ｌＰＲＯＭ製造
工程の複雑化をさけ、高集積度の安定した性能の３値入
力回路を目的とするものである。
工程の複雑化をさけ、高集積度の安定した性能の３値入
力回路を目的とするものである。
以下、本発明について図面を参照しつつ詳細に説明する
。
。
第２図に本発明の半導体装置の構造を示す。
（ｃＬｌは平面図、 （ｂｌは断面図を示す。６，１２
はソース、 ７ 、８ 、１３ 、１４はドレイン、
９ 、１５は浮遊ゲー） １０ ｐｌｌ ｐ１６ 、１
７はコントロールゲート、 １８ 、１９はチャンネル
である。これは１つの共通な浮遊ゲート９を有し、共通
なソース６と２つのコントロールゲート１０ 、１１
、及び２つのドレイン７．８よシ２つのチャンネル１８
、１９を構成している。この装置を用いて３値入力検
知回路を構成すると第３図となる。ここで肋は５Ｖ電源
、２１はＰＣ／ＬＭ ＯＳトランジスタ、３０はＨｃｈ
高剛圧トヲンジスタ、２２．２３はＦＡＭＯ８の２つの
チャンネル、冴は共通単一浮遊ケー） 、２５ 、２６
は２つのコントロールゲ−）、２７．３１は２つのドレ
インを示す。
はソース、 ７ 、８ 、１３ 、１４はドレイン、
９ 、１５は浮遊ゲー） １０ ｐｌｌ ｐ１６ 、１
７はコントロールゲート、 １８ 、１９はチャンネル
である。これは１つの共通な浮遊ゲート９を有し、共通
なソース６と２つのコントロールゲート１０ 、１１
、及び２つのドレイン７．８よシ２つのチャンネル１８
、１９を構成している。この装置を用いて３値入力検
知回路を構成すると第３図となる。ここで肋は５Ｖ電源
、２１はＰＣ／ＬＭ ＯＳトランジスタ、３０はＨｃｈ
高剛圧トヲンジスタ、２２．２３はＦＡＭＯ８の２つの
チャンネル、冴は共通単一浮遊ケー） 、２５ 、２６
は２つのコントロールゲ−）、２７．３１は２つのドレ
インを示す。
動作としては、入力端子２９に２１ Ｖを印加すると詔
のドレインを介して電子が冴の浮遊ゲートに注入される
。これによって２２ 、２３のチャネルの閾値電圧は注
入前の１５Ｖから７ｖまで上昇する。したがってＴＴＬ
レベルのＨ工ＧＨＬＯＷが入力してもｎのチャンネルは
○ＦＦＩ、、ているので２７はＨｉｇｈとなる。
のドレインを介して電子が冴の浮遊ゲートに注入される
。これによって２２ 、２３のチャネルの閾値電圧は注
入前の１５Ｖから７ｖまで上昇する。したがってＴＴＬ
レベルのＨ工ＧＨＬＯＷが入力してもｎのチャンネルは
○ＦＦＩ、、ているので２７はＨｉｇｈとなる。
これに対し、２１ｖかかるとチャンネル２２はＯＮして
２７はＬＯＷレベルとなｆｉ、２１Ｖと５ｖとを区別す
ることができる。これによｆｉ、ＦｉＰＲＯＭ製造にお
いて工程はフィールドトランジスタを作るためのイオン
打ち込みをはぶくことができ、ウエノ・−コスト上昇と
いう危具を除去することができる。
２７はＬＯＷレベルとなｆｉ、２１Ｖと５ｖとを区別す
ることができる。これによｆｉ、ＦｉＰＲＯＭ製造にお
いて工程はフィールドトランジスタを作るためのイオン
打ち込みをはぶくことができ、ウエノ・−コスト上昇と
いう危具を除去することができる。
また通常のＰ、ＮＭＯ８）、ヲンジスタと同等の集積度
を望むことができる。本発明の応用として、チップ完成
後にどの端子にもブログヲムすることによって３値入力
回路を構成することが可能であシ、また、チップに紫外
線を照射することによって通常端子にもと丁ことができ
る。
を望むことができる。本発明の応用として、チップ完成
後にどの端子にもブログヲムすることによって３値入力
回路を構成することが可能であシ、また、チップに紫外
線を照射することによって通常端子にもと丁ことができ
る。
第１図は従来の３値入力回路。
第２図Ｃαｌ 、 ｉｂｌは本発明におけるＦＡＭＯ８
構造図。 第３図は本発明の３値入力回路。 以 上 出願人 株式会社諏訪精工舎 笛／ 勿 ？ （α） （Ｉ）） ｉ ｚ ＋Ｂ ￥３ ＋５
構造図。 第３図は本発明の３値入力回路。 以 上 出願人 株式会社諏訪精工舎 笛／ 勿 ？ （α） （Ｉ）） ｉ ｚ ＋Ｂ ￥３ ＋５
Claims (1)
- 二層ポリシリコンゲート構造を有するＭＯ８半導体装置
において、共通単一の浮遊ポリシリコンゲートと複数個
の制御ゲート及びソース、ドレインによシ複数個のチャ
ンネルを構成しこれを別々に使用することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126663A JPS6018953A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126663A JPS6018953A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018953A true JPS6018953A (ja) | 1985-01-31 |
Family
ID=14940790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126663A Pending JPS6018953A (ja) | 1983-07-12 | 1983-07-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0570584A1 (en) * | 1991-01-12 | 1993-11-24 | SHIBATA, Tadashi | Semiconductor device |
| EP1511082A1 (en) * | 2003-08-29 | 2005-03-02 | STMicroelectronics S.r.l. | CAM ( Content addressable matrix) floating gate memory cell and corresponding manufacturing process |
-
1983
- 1983-07-12 JP JP58126663A patent/JPS6018953A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0570584A1 (en) * | 1991-01-12 | 1993-11-24 | SHIBATA, Tadashi | Semiconductor device |
| EP0570584A4 (ja) * | 1991-01-12 | 1994-02-16 | Shibata, Tadashi | |
| EP1511082A1 (en) * | 2003-08-29 | 2005-03-02 | STMicroelectronics S.r.l. | CAM ( Content addressable matrix) floating gate memory cell and corresponding manufacturing process |
| US7285816B2 (en) | 2003-08-29 | 2007-10-23 | Stmicroelectronics S.R.L. | Content addressable matrix memory cell |
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