JPS60189538A - マイクロプログラム制御ユニツトとこれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロプログラムの制御に関する。マイクロ
プログラム記憶部に記憶されたマイクロプログラムによ
ってデータ処理装置又は他の装置の動作を制御すること
はよく知られている。このマイクロプログラムは複数の
マイクロ命令からなシ、その各々はデータ処理装置等に
よって実行される一組の基本的な動作を規定する。各マ
イクロ命令はマイクロプログラム記憶部から順次読み取
られて適当な制御信号を発生し、それにより上記基本動
作を実行するために使用される。

一つの公知のマイクロプログラム制御（時々水子マイク
ロプログラミングと呼ばれる）においてはマイクロ命令
の個々のビットは直接それぞれの制御信号に対応する。

マイクロ命令のビットと制御信号との間には一定の１対
１のマツピングが存在するので、制御信号はそれゆえマ
イクロ命令から直接得ることができる。しかしながら、
この試みは通常非常に大きなマイクロ命令となるので記
憶要件の点では非常に高価なものとなる。例えば、装置
が１００の異なった制御信号を必要とする場合には各マ
イクロ命令は１００ビツトの幅のものでなければならな
い。

マイクロプログラム記憶要件を減少させる普通の方法は
相互に排他的な組の制御信号を同一のマイクロ命令フィ
ールドへ結合することによってマイクロ命令を符号化す
ることである。たとえば４つの制御信号が相互に排他的
である（即ちその内の２つは同時に決して起シ得ない）
ということが知られている場合には、これらの４個の信
号を２ビツトのフィールドで符号化することができる。

マイクロ命令が実行されるときは、この２ビツトのフィ
ールドはデコードされてその４つの制御信号の内の１つ
を発生する。

しかしながら、この符号化技術の欠点はシステムの設計
者に制御ビットの相互に排他的な組合せを確認させるこ
とである。このことは実際に困難なことであるかもしれ
ない。さらに設計者が特定の符号化計画をひとたび決定
すればそれを変更してマイクロ命令の組の中にその変化
を組込むことは非常に困難である。

本発明の目的（は上述の欠点なしにマイクロ命令の幅を
減少させる方法を提供することである。

本発明の概要 本発明によれば、複数の制御信号線上に制御信号を発生
させるマイクロプログラム制御ユニットであって、複数
のマイクロ命令を記憶するだめのマイクロプログラム記
憶部と、このマイクロプログラム記憶部から一連ノマイ
クロ命令を読み出すだめのシーケンス制御装置とを有し
、各マイクロ命令はアドレス・フィールドと複数の制御
ビットを有し、そのアドレス・フィールドは複数の制御
ワードを記憶する制御ワード・メモリのアドレス入力に
接続され、その制御ワードの各々は前記制御ビットと制
御信号線との間で特定の組の対応を指定し、そして前記
制御ワード・メモリの出力はアドレスされた制御ワード
によって指定される制御信号線に対して前記制御ビット
を接続するように切換論理回路を制御するために使用さ
れる。

かくして本発明は、マイクロ命令の特定ビット又は特定
フィールドが異なる制御信号の源として作用しそして制
御ワードの値に依存してマイクロ命令内におけるいろい
ろの異なる位置から特定の 制御信号が得られるように、マイクロ命令のビットと制
御信号との間で可変マッピング（即ち一組の対応）を提
供する。以下に示されるように、これによシ、融通性即
ち単一のマイクロ命令内で制御信号の種々の組合せを特
定する能力をそれほど損傷せずに、一定の１対１のマツ
ピングが使用されていた場合よりもマイクロ命令をかな
シ小さくできる。

本発明は、重複する仕方で動作する一連の段階よりなる
、パイプライン・プロセッサのためのマイクロプログラ
ム制御ユニットの場合に特にあてはまる。このようｉ装
置では、パイプラインの初期の段階用の制御信号は好ま
しくはマイクロ命令の一定位置から直接得られるもので
ありパイプラインの後段用の制御信号は切換論理回路に
よってマイクロ命令内のいろいろの位置から得られる。

これにより初期の段階の制御信号は何ら遅れなく得られ
、それによシ切換論理回路の動作の結果として動作速度
の減少を避けることができる。

本発明の実施例の記載 本発明の１実施例を添附図面に関して例示的に以下に記
載する。

第１図を参照すると、プロセッサは、アドレス・ミル１
０、従記憶部１１、シフダニニット１２、−組の局部レ
ジスタ１３、主ミル１４、及びチェック・ミル１５を含
む複数の機能ユニットを有している。

主ミル１４は第２図に詳細に示されている。

このユニットの機能はプロセッサにおいて主算術演算及
び論理計算を実行することである。

それは２つの入力ＭＸ及びＭＹを有する演算ユニット１
６及び出力レジスタ１７からなる。

演算ユニット１６はその２つの入力に基づいてＡＩ）Ｄ
ＸＳＵＢＴＲＡＣＴ、ＡＮＤ、ＯＲ等のような３２まで
の異なる動作を実行できるものである。この実行される
動作は５ビツトの機能制御信号ＭＥＮによって特定され
る。

入力ＭＸは２ビツトの制御信号ＭＸＳＥＬによって制御
される、４：１マルチプレクサ１８によって選択される
。同様に、入力ＭＹは３ビツトの制御信号ＭＹＳＥＬよ
って制御される、８：１マルチプレクサ１９によって選
択される。

マルチプレクサ１８への入力一つは５ビツトの制御信号
ＭＦＭによってアドレスされる、３２ワード・レジスタ
・ファイル２０からのものである。マルチプレクサ１Ｂ
１．１９の他の入力はいろいろのソースから演算数を受
けるように機能ユニット１０〜１５の出力に接続されて
いる。出力レジスタ１７の内容は今度は他のユニットに
対する入力として利用できる。

チェック・ミル１５は主ミルと同一のものであって対応
する制御信号ＣＦＮ、ＣＦＭ。

ＣＹＳＥＬ及びＣＸ５ＥＬを有する。このチェック・ミ
ルの機能は特定のアドレスが特定の限界より大きいかど
うかを試験するような動電チェックを実施することであ
る。このチェック・ミルは主ミルと同一のレジスタ・フ
ァイル２０に対するアクセスを共有する。

アドレス・ミルの１０の機能は基本値に対して変位値を
加えるような、アドレスを発生させるに必要な算術演算
を実施することである。アドレス・ミルの機能はよシ制
限されているのでアドレス・ミルよシも形状が幾分簡単
で、４ビツトの制御信号ＡＦＮ（、か必要としない。

用されている演算数、命令及びアドレスのコ従記憶部１
１はプロセッサによって現在使ピーを記憶する高速アク
セス・バッファとして作用する。従記憶部１１はアドレ
ス・ミルットの制御信号ＶＦＮを受ける。要求された１
０の出力によシアドレスされそして又５ビ情報が従記憶
部１１に存在しない場合は、割込み信号が発生されて主
記憶部（図示せず）えば右又は左〕の種類と、１夕がシ
フトさ　゛からその情報が取シだされる。

シフタ・ユニット１２は演算数及びアドレスのシフト動
作を行なう。それはシフト（例れるべき桁数を指定する
１６ビツトの制御信号ＳＦＮによシ制御される。

局部レジスタ１３は１０ビツトの制御信号ＲＦＮによシ
制御される。

ユニット１０〜１５の構造及びそれらの相互関係のこれ
以上の詳細な本発明の一部も合成するものではなく、そ
れらは従来の形状のもので良い。

プロセッサも又、割込みを可能にし或はレジスタ・ファ
イル及び局部レジスタへの書込みを制御するようないろ
いろの目的の為の他の制御信号を必要とする可能性があ
る。しかしながら、簡単化のためにこれはここでは記載
しない。

マイクロプログラム制御ユニット 機能ユニット１０〜１５用の制御信号は全てマイクロ命
令記憶部２１、シーケンスｉ！ＩＩ御ユニット２２、制
御ワード−メモリ２３、及び切換論理ユニット２４を含
むマイクロ命令制御ユニットから全て得られる。

マイクロプログラム記憶部２１は１６．３８４　（１６
Ｋ）個の場所を有しその各々は４０ビツトのマイクロ命
令ＭＩ　（０〜３９）を記憶することができる。マイク
ロプロゲラ。

ム記憶部はシーケンス制御ユニット２２によりアドレス
されこのシーケンス制御ユニット２２はマイクロ命令が
実行の為に読み出されを順序を決定する。

マイクロ命令シーケンスにおけるジャンプは３個の制御
信号ＪＣ’０ＮＸＪＦＮ及びＪＡＢによシ指定される。

ＪＣＯＮはジャンプが生じる状態を示す７ビツトの信号
であ、９　：　ＪＦＮはジャンプの型式を指定する３ビ
ツトの信号であシ、そしてＪＡＤはジャンプの行先アド
レス、即ち特定の条件が満足される場合にジャンプがな
されるべきマイクロプログラム記憶部の場所を指定する
１６ビツト信号である。

マイクロプログラム記憶部からよみ出される各マイクロ
命令はマイクロ命令レジスタ２５の中に記憶される。

各マイクロ命令の最初の４ビツトＭＩ（０〜３）は１５
の単一ビットの制°御信号０８（１〜１５）の組の内の
４個に対するソースとして使用される。次の２８ビツト
ＭＩ　＋４〜３１ンは７個の４ビツト・フィールドＭＩ
（４〜７）、ＭＩ（８〜１１）・・・・・・ＭＨ２８〜
３１）を提供しそして制御信号の群のソースとして使用
されるが、これは以下に記載する。

最後の８ビツトＭＩ（３２〜３９ンは制御ワード・メモ
リ２３をアドレスするために使用されるアドレス・フィ
ールドを提供する。

メモリ２３は２５６の場所を有し、その各々は６４ビツ
トの制御ワードＣＷ（０〜６３）を記憶することができ
る。各制御ワードはマイクロ命令ＭＩ　（０〜３１）の
ビットと制御信号との間で特定のマツピングを指定する
。

特に、後で詳細に述べるように、制御ワードのビットの
あるものは、４ビツトのフィールドＭＩ　＋４〜７）・
・・・・・ＭＩ　（２８〜３１）のどれが制御信号の特
定群に対するソースとして作用すべきであるかを指定し
、制御ワードの他のビットは１５個の単一ビットの制御
信号０８（１〜１５）のどれが制御ビットＭＩ（０〜３
ンによって供給されるべきであるかを指定する。

メモリ２３から制御ワードのビットＣＷ（０〜５４）は
切換論理回路２４に加えられる。このユニットはマイク
ロ命令の制御ビットと制御フィールドを指定した制御線
に接続するようにこの制御ビットと制御フィールドを切
換える。切換論理回路２４は第、３４図乃至第６図につ
いて以下にさらに詳細に述べる。

制御ワードの最小桁のビットＣＷ（５５〜６３）は、制
御記憶部内の誤シを検出するために制御ワードに対する
パリティ・チェク・ビットとして使用される。

パイプライン構造 データプロセッサは各マイクロ命令が６個までのクロッ
ク・ビートで取シ出されそして実行される６段階のパイ
プラインとして動作する。このパイプラインの６段階と
は次の通シである。

段階１はシーケンス制御ユニット２２である。

段階２はマイクロプログラム記憶部２１である。

段階３はアドレス・ミーし１０、制御ワード・メモリ２
３及び切換論理ユニット２４を含む。また従記憶部１１
の為の制御はこの段階で生じる。

段階４はシフタ１２と局部レジスタ１３を含む。従記憶
部からのよみ出しはこの段階で生じる。

段階５は主ミル１４とチェック・ミル１５を含む。従記
憶部への書込みはこの段階でおこる。

段階６はジャンプ制御を含む。レジスタファイル２０と
局部レジスタ１３への書込みもこの段階でおこる。

引く続くマイクロ命令の取シ出し及び実行はこのパイプ
ラインで重複される。従って６個までの異なるマイクロ
命令が同時にプロセッサにおいて活動することができる
。パイプラインのプロセッサは当業者によく知られてお
り、従ってパイプラインの動作をさらに詳しく述べる必
要はない。

アドレスミル１０のだめの制御信号ＡＦＮ’はマイクロ
命令のビットＭＩ　（４〜７）から直接得られ、そして
従記憶部のだめの制御信号ＶＦＮはビットＭＩ（０）及
びＭＩ（８〜１１）から直接得られる。これによシ、マ
イクロ命令がレジスタ２５に現われるや否やアドレスミ
ルと１０記憶部はそれらの制御信号を確実に受けること
ができる。このことは必要なことである。というのは、
上述のようにアドレスミルと従記憶部はパイプラインの
段階３で動作するのでそれらの制御信号を何らの遅れな
く段階２から受けなければならないからである。アドレ
ス・ミル１０は制御ワードのビットＣＷｔ２７）から得
られる有効信号ＡＶＡＬを供給される。Ａ　Ｖ　Ａ’Ｌ
が真の時、これは制御信号ＡＦＮが有利であるというこ
とを示す。しかしながら、ＡＶＡＡＬが偽の時、これは
アドレス・ミル動作が要求されずそしてＩ制御信号ＡＦ
Ｎが無効であるということを示す。アドレス・ミルの動
作は、それゆえ、禁止され、そしてフィールドＭＩ　［
４〜７）は他の制御信号のソースとして作用するために
得られる。

同様にして、従記憶部１１はビットＣＷ（３１）から得
られる有効信号ＶＶＡＬを有する。

パイプラインの段階４〜６の制御信号は切換論理ユニッ
ト２４から得られ、そしてレジスタ２６．２７．２８の
パイプラインへ送られる。これにより段階４〜６は適当
なりロック・ビートでそれらの制御信号を受けることが
保証される。たとえば、制御信号ＭＦＮは２つの連続す
るパイプライン・レジスタ２６．２７を通過しそしてパ
イプラインの段階５で主ミル１４に利用させられる。

切換論理ユニット 切換論理ユニット２４は第３図〜６図について詳細に述
べる。

単一ビット制御信号０８（１〜１５） ４個のビットＭＩ　（０〜３）は１５個の単一ビット制
御信号ｏ　ｓ、　（ｉ〜１５）のソースとして作用する
ことは上に述べた。これらの信号が選択される方法は第
３図に示しである。

ビットＭＩ　（０〜３）は４個の１：１６デマルチプレ
クサ３１〜３４のデーター人力部に印加される。これら
のデマルチプレクサの制御入力は制御ワードからフィー
ルドＣＷ（０〜３）、ＣＷ（４〜７）、ｃｗ（＋３〜１
１）及びＣＷ１１２〜１５）に対してそれぞれ接続され
る。（制御入力が０に等しいということに対応する）各
デマルチプレクサの最初の出力は使用されず残りの１５
個の出力は１５個のＯＲゲート３５にそれぞれ接続され
る。

これらのＯＲゲートは図示のごとく単一ビットの制御信
号Ｏ８（１〜１５）を発生する。

かくして、ビットＭＩ　（０〜３）の各々は制御ビット
ｏｓｔｉ〜１゛５）のどれかのソースとして選択するこ
とができる。またとえば、ＭＩ（０）は、フィールドＣ
Ｗ（０〜３〕をｉに等しく設定することによって０８（
ｉＪのソースとして選択できる。このようにして数値を
供給されないこれらの制御ビットはデフォルト値０を有
する。

主ミル制御部 第４図をみると、これには主ミル１４の制御信号ＭＦＭ
、ＭＦＮＸＭＹＳＥＬ及びＭＸ、ＳＥ、Ｌを選択する方
法が示されている。

ＭＦＭの最高桁のビットは第３図に示したように得られ
る単一ビットの制ｎＧＩＩ信号ＯＳ　（６１によって提
供される。かくして、このビットは４個のビットＭＩ（
０〜３）のどれかから得ることができる。

ＭＦＭの他の４個のビットはフィールドＧＷ　（３２〜
３４）によって制御される、８：１マルチプレクサ４１
から得られる。

ＣＷ（３２〜３４）が数値００００を有するときに選択
される。マルチプレクサの第１の入力は０論理レベルに
接続される。この入力が選択されるのは制御信号ＭＦＭ
がＯ値をもつ時である。マルチプレクサ４１の残りの７
個の入力はマイクロ命令の７個の４ビツト・フィールド
ＭＩ　（４〜７）・・・・・・ＭＩ　（２８〜３１〕に
それぞれ接続される。かくして、ＭＦＭの４個のビット
はマイクロ命令の４ビツトのフィールドのどれかから選
択できる。

同様にしてＭＦＮの最高桁のビットは信号０８（１３）
によって供給され、そして他の４個のビットは、Ｃ８（
３５〜３７）によって制御される、８：１マルチプレク
サ４２によってマイクロ命令の７個の４ビツト・フィー
ルドの一つから選択される。ＭＹ　Ｓ　Ｅ　Ｌの最高桁
のビットはＯ８＋５）によって供給され、Ｍ　Ｙ　Ｓ　
Ｅ’　Ｌの他の２ビツトとＭＸＳＥＬの２ビツトは、Ｃ
Ｗ（４８〜５０）によって制御される、８：１マルチプ
レクサ４３にょつてマイクロ命令の４ビツト・フィール
ドの一つから選択される。

チェック・ミル制御 チェック・ミル１５０制御信号ＣＦＭ。

ｃｐＮ、ｃｙｓＥｒ、及びＣＸ５ＥＬは制御信号０８（
８Ｊ、Ｏ８ｔ１４’）ｖ及びＯＳ　（７）からそしてＣ
Ｗ（４０〜４２）、ＣＷ（４３〜４５）、ＣＷ（５１〜
５３）によってそれぞれ制御される３個のマルチプレク
サ（図示せず）から同様な方法で発生される。

局部レジスタ制御 さて第５図を見ると、これには局部レジスタ制御信号Ｒ
ＦＮがいかに発生されるかが示されている。

ＲＦＮは１０個のビットを有していて、Ｏ８（２，３１
によって供給される２つの奇数ビットと共にマイクロ命
令の２つの４ビツト・フィールドから構成される。この
２つの４ビツト°フイールドは、マルチプレクサ４１〜
４３に似た仕方でＣＷ（２４〜２６）及びＣＷ（２８〜
３０）によってそれぞれ制御される一対の８：１マルチ
プレクサ５１．５２によって選択される。かくして、Ｒ
Ｆ　Ｎは単一ビットＭＩ（０〜３ンのうちの任意の２つ
と４個のビット・フィールドＭＩ　（４〜７）・・・・
・・ＭＩ　（２８〜３１）のうちの任意の２つによって
供給されることができるということがわかる。

ジャンプ制御 第６図はジャンプ制御信号ＪＦＮ、ＪＡＤ及びＪ　ＣＯ
Ｎが発生される方法を示す。

ジャンプ制御信号は、次の如く、２つのビットＣＷ（１
９，２０）の数値に従かう２つの可能なフォーマットを
有している。

ＣＷ　（１９，２０１ＪＥＮ及びＪＡＤのソース１０　
ＭＩ　（１２〜１９） １１　Ｍ工ｆ１３〜３１） かくしてどのフォーマットが使用されるかに依存して、
信号ＪＦＮとＪＡＤはマイクロ命令の２個または５個の
４ビツト・フィールドを占める。より短かいフォーマッ
トが使用されるとき、未使用の３個のフィールドは他の
制御信号のソースとして作用するようにオリ用できる。

ＣＷ（１９，２０）の任意の他の数値はジャンプ機能が
必要とされないということを示し、信号ＪＮＦ及びＪＡ
Ｄの両方は０にされる。そしてビットＭＩ　（１２〜３
１）の全ては他の制御信号のソースとして利用できる。

第６図に示すごとく、より短いフォーマットは一組のＡ
ＮＤゲート６２をエネイブルさせるＡＮＤゲート６１に
よって検出される。

これによりＪＦＮの最小桁の２個のビットはＭＩ　（１
２，１３）から選択されるが、最大桁のビットは０であ
る。それによシ又ＪＡＤの最小桁の６個のビットはＭＩ
（１４〜１９）から選択されるが、最大桁のビットは０
である。

より長いフォーマットは、−組のＡＮＤゲート６４をエ
ネイブルするＡＮＤゲート６３によシ検出される。これ
によ、すＪＦＮの３個のビットはＭＩ＋１３〜１５ンか
ら選択され、セしてＪＡＤの１６個のビットはＭＩ（１
６〜３１）から選択される。

ＪＣＯＮの４個の最小桁のビットは、ビットＣＷ（２１
〜２３）によって制御される、８：１マルチプレクサ５
３（第５図Ｊから得られるフィールドＧによって供給さ
れる。このマルチプレクサへの入力はマルチプレクサ５
１．５２、（第５図］と同様な仕方で接続されている。

したがって４ビツト・フィールドＭＩ　＋４〜７）・・
・・・・ＭＩ　（２８〜３１）の内の任意の一つはフィ
ールドＧのソースとして選択できる。マイクロ命令がジ
ャンプでなければ、ｃｗ（２１〜２３ンは０にセットさ
れ、従ってマルチプレクサ５３はθ人カを選択すること
（なる。

Ｊ　ＣＯＮの次の２個のビットは制御信号０８（９，１
０）によって提供される。

ＪＣＯＮの最大桁のビットはＡＮＤゲート６６によって
供給される。それは短いフォーマットの場合は０であり
長いフォーマットではＭＩ＋１２１に等しい。

シフタ制御 シフタ制御信号ＳＦＮは、次のごとく３個のビットＣＷ
　ｔ　１６〜１８）の数値に従って４個の可能なフォー
マットを有する。

１１１　Ｍ（１６〜３１） １１０　Ｍ（２０〜３１） １０１Ｍ（２４〜３１） １００　Ｍ＋２８〜３１） どのフォーマットが使用されるかに従ってシフト制御信
号はマイクロ命令の４ビツト・フィールドの４．３．２
又は１を占める。より短いフォーマットが使用される時
、未使用のフィールドはもちろん他の制御信号のソース
として作用させるために利用できる。

ＣＷ１１６〜１８）の他の数値はいずれもマイクロ自余
がシフトされていないことを示す。シフト制御信号全て
の数値は０にされ、そしてビットＭＩ　（１６〜３１）
の全ては他の制御信号のソースとして利用できる。

本発明の理解のためにはシフト制御信号の作用を記載す
ることは必要ではない。いろいろの異なるフォーマット
を選択するだめの論理回路は種々のジャンプ・フォーマ
ットを選択するために記載した論理回路に類似するもの
であっても良い。

要約 上述の記載の要約として第７図は種々の制御信号の可能
なソースを示す。（単一ビットの制御信号は説明を簡単
にするために無視しである〕。

文字Ａによって示すように、アドレス・ミルの制御信号
ＡＦＮはフィールドＭＩ　（４〜７）からのみ得ること
ができる。同様にして、■によって示すように、従記憶
部の制御信号ＶＦＮはフィールドＭＩｔ８〜１１７から
のみ得ることができる。

文字Ｊによって示されるように、ジャンプ制御ｌｌ　信
号は２つの可能なフォーマットを有するが、各フォーマ
ット内でそれらはマイクロ命令の一定フイールドから得
られる。同様にして、Ｓによって示されるように、シフ
ト制御信号は４個の可能なフォーマットを有するが各フ
ォーマット内でそれらは一定のフィールドから得られる
。

対照的に、主ミル、チェック・ミル、局部レジスタ、及
びジャンプ制御の９−フィールドの制御信号は７つのフ
ィー／Ｊ！ドＭＩ　（４〜７）・・・・・・ＭＩ　ｔ２
８〜３１）のいずれか任意のものから得ることができる
。これらの制御信号はそれゆえマイクロ命令の中の利用
できる空間内へ詰め込むことができる。

結果として、いろいろの動作の組合せを実施する単一の
マイクロ命令を発生させるためにマイクロ命令ビットに
制御信号をマツピングさせるには多くの可能な方法があ
る。例えば、第７図は４つの可能なマイクロ命令（ａｌ
〜（ｄｌを略示する。

マイクロ命令（ａｌはアドレス・ミル動作（Ａｔ、従記
憶部機能（■、主ミル動作（財）及びシフト機能（８１
を実行する。

マイクロ命令（ｂｌはアドレス・ミル動作囚）、主ミル
動作（至）及びシフト機能（８１を実行する。

従機能（■は要求されないので、フィールドＭＩ　（８
〜１１）は他の制御信号のソースとし°て使用されたと
いうことがわかる。この場合に、２つのフィールド（Ｍ
Ｊだけが主ミルの制御に使用されている：主ミルの残り
の制御信号はデフォルト値を０にしである。

マイクロ命令（ｃｌは長いフォーマットを使用するジャ
ンプ・マイクロ命令であって又従記憶機能を有している
。

ジャンプ制御信号の一部を与えるＧフィールドは有効な
フィールドＭＩ　（４〜７）から得られる。

マイクロ命令（ｄｉは短いフォーマットを有するジャン
プ・マイクロ命令であって、又従記憶機能（■と主ミル
動作（財）を有している。主ミルの３個のフィールドは
必ずしもマイクロ命令の隣接フィールドから得られる必
要がないということが知られるべきである。即ちそれら
は任意の利用できるフィールドから得られる。又この実
施例から知られるべきことは６Ｇ−フィールドのような
）一定の制御信号がいろいろのマイクロ命令内のいろい
ろのソースから得られるということである。

マイクロ命令への制御ビットのこれらのマツピングの各
々は制御記憶部２３内のユニークな制御ワードＣＷによ
って表されるであろう。従って２５６個までの異なる特
定したマツピングが存在し得るであろう。上記の実施例
におけるチェック−ミル制御のような、マイクロ命令内
で特定されていない任意の信号が通常０のデフォルト値
を与えられるということは注意すべきことである。

もしも制御信号が従来技術の場合のように一定の１対１
のマツピングを用いてマイクロ命令にマツプされていた
としたらマイクロ命令内で次のビット数が必要とされて
いたであろう。

アドレス・ミル　４ 従記憶部　５ シフタ　１６ 局部レジスタ　１０ 主ミル　１５ チェック・ミル　１５ ジャンプ　２６ 合計　９１ かくして、この特定実施例においては、マイクロ命令内
のビット数は、一定のマツピング構成に比較して９１か
ら４０まで減少された。このマイクロ命令の圧縮は融通
性を太し・て損傷せずに達成される。その理由は任意の
利用できるフィールドから得られる、主ミル、チェック
・ミル、局部レジスタ、及びジャンプ制御のためのＧフ
ィールドのだめの制御信号のマツピングが可変であると
いうことであり、これによってマイクロ命令の有効な使
用ができる。

マイクロコードの編集 制御メモリ２３内の制御ワードＣＷとマイクロプログラ
ム記憶部２１内のマイクロプログラムは手で書くことが
できよう。しかしながら実際にはこれは極めて複雑で時
間がかかる。従ってマイクロプログラムは通常各マイク
ロ命令によって実施されるべき所望の基本動作を示すニ
ューモニツク・コードヲ用いて書かれる。次にマイクロ
プログラムは、マイクロ命令のための実際の目的コード
を発生１−１そして同時に、制御メモリ２３へ格納され
る制御ワードのテーブルを発生するように、コンパイラ
によって処理される。

このコンパイラの動作は次のごとくである。

各ニューモニツク・マイクロ命令−は順次走査されてど
の制御信号がそれによって指定されているかを決定する
。次に制御ワードのテーブルは走査されて、これらの制
御信号がマイクロ命令から得られるようにするだめの適
当な制御ワードが既に存在しているかどうかを決定する
。もしもそうでなければ適当な制御ワードが発生されて
テーブルの自由な場所に置かれる。それからマイクロ命
令の目的コードは、制御信号の所望の数値をマイクロ命
令の対応する場所に挿入することによって発生される。

時々、コンパイラは所望の制御信号全てを単一のマイク
ロ命令内へ詰め込むことが不可能であるということを知
るかもしれない。例えば、完全なジャンプ・フォーマッ
トを用いてジャンプを行ない、そして同時にミル制御信
号音てを用いて主ミル機能を行なうマイクロ命令を持つ
ことは不可能である。その理由はこれには９個の４ビツ
ト・フィールドが必要であり、しかるにマイクロ命令は
７個の４ビツトフイールドだけしか有しないからである
。従ってコンパイラはこのマイクロ命令をコンパイルす
ることが不可能であるということをプログラムに知らせ
るプリントアウトを発生し、プログラムは例えばその気
にされるマイクロ命令を２つの別々のマイクロ命令に分
割することによってそのマイクロ命令のその部分を書き
直さなければならなくなる。

コンパイラは本発明の一部を構成しないのでこれ以上詳
細には記載しない。

【図面の簡単な説明】

第１図はマイクロプログラムにより制御されるパイプラ
インのあるデータプロセッサの簡単なブロック図、 第２図はそのデータプロセッサの一部を構成するミル・
ユニットを示すブロック図、第３図乃至第６図はマイク
ロ命令からの制御信号の取り出しを制御するだめの切換
論理回路を示すブロック図、 第７図はいろいろの制御信号のソースとして作用するこ
とができるマイクロ命令のフィールドを示しかつ可能な
マイクロ命令のいくりかの例を示すブロック図である。 〔主要部分の符号の説明〕 １０・・・アドレス・ミル １１・・・従記憶部 １２・・・シフタ １３・・・局部レジスタ １４・・・主ミル １５・・・チェック・ミル １６・・・演算ユニット １７・・・出力レジスタ １８・・・マルチプレクサ １９・・・マルチプレクサ ２０・・・レジスタ・ファイル ２１・・・マイクロプログラム記憶部 ２２・・・シーケンス制御ユニット ２３・・・ワード・メモリ ２４・・・切換論理回路 ２５・−・マイクロ命令レジスタ ２６．２γ、２８・・・レジスタ ３１〜３４・・・デマルチプレクサ ３５・・・ＯＲケート ４１〜４３・・マルチプレクサ ５１．５３・・・マルチプレクサ ６１〜６６・・・ＡＮＤゲート 出願人：インターナショナル　コンピューターズリミテ
ッド

Claims (1)

1. 【特許請求の範囲】 １、　複数の制御信号線上に制御信号（ＭＦＮ。 ＣＦＮ等）を発生するだめのマイクロプログラム制御ユ
   ニットであって、複数のマイクロ命令（ＭＩ）を記憶す
   るだめのマイクロプログラム記憶部（２１ンとこのマイ
   クロプログラム記憶部から一連のマイクロ命令を読取る
   ためのシーケンス制御装置 （２２）とを備えたマイクロプログラム制御ユニットに
   おいて、 （ａｌ各マイクロ命令（ＭＩ）はアドレス・フィールド
   （３２〜３９ビツト）と複数の制御ビット（０〜３１ビ
   ツト）を有し、（ｂｌ前記アドレス・フィールドは制御
   ワード・メモリ（２３）のアドレス入力に接続されてお
   り、この制御ワード・メモリは複数の制御ワード（ＣＷ
   ）を記憶し、この制御ワードの各々は前記制御ビットと
   制御信号線との間で特定の組の対応を指定し、及び （ｃｌ前記制御ワード・メモリー（２３）の出力は、前
   記アドレスされた制御ワードによって指定された制御信
   号線に前記制御ビットを接続するように切換論理回路（
   ２４）を制御するために使用されることを特徴と′する
   マイクロプログラム制御ユニット。 ２、特許請求の範囲第１項に記載のマイクロプログラム
   制御ユニットにおいて前記制御信号線は複数の群からな
   シ、そして各マイクロ命令の制御ビットはよシ小さな複
   数の制御フィールド（４〜７ビツト、８〜１１ビツト等
   ）に組織化されておシ、そして各制御ワード（ＣＷ）は
   前記制御フィールドと前記群との間で一組の対応を指定
   することを特徴とするマイクロプログラム制御ユニット
   。 ３、特許請求の範囲第２項に記載のマイクロプログラム
   制御ユニットにおいて、前記切換論理回路（２４）は複
   数のマルチプレクサ（４１，４２，４３，５１，５２，
   ５３）を有し、この灸々は前記制御フィールドのどれか
   を選択してそれを制御信号線の群のいずれか一つへ印加
   するようになっていることを特徴とするマイクロプログ
   ラム制御ユニット。 ４、特許請求の範囲第２項一または第３項に記載のマイ
   クロプログラム制御ユニットにおいて、前記制御フィー
   ルドの他に各マイクロ命令（ＭＩ）も又複数の個々の制
   御ビット（０〜３ビツトＹを有し、そして前記制御信号
   線は複数の個々の制御線（Ｏ８）を有し、そして各制御
   ワードも前記例々の信号ビットと個々の制御線との間で
   一組の対応を指定することを特徴とするマイクロプログ
   ラム制御ユニット。 ５、特許請求の範囲第４項に記載のマイクロプログラム
   制御ユニットにおいて、前記切換論理回路（２４）は、
   個々の制御信号（ＯＳ）を提供する出力を備えた複数の
   ＯＲゲート（３５）と複数のデマルチプレクサ（３１〜
   ３４）を有し、このデマルチプレクサの各々は前記ＯＲ
   ゲート（３５）の任意の選択されたものに対して前記例
   々の制御ビットの一つを提供するようになっていること
   を特徴とするマイクロプログラム制御ユニット。 ６、特許請求の範囲第１項乃至第５項のいずれかに記載
   のマイクロプログラム制御ユニットにおいて、前記制御
   ビット（０，４〜７．８〜１１゛ビツト）のいくつかが
   所定の制御線（ＡＦＮ、ＶＦＮ）に接続されることを特
   徴とするマイクロプログラム制御ユニット。 ７、特許請求の範囲第６項に記載のマイクロプログラム
   制御ユニットにおいて、各制御ワード（ＣＷ）は前記所
   定の制御信号線（ＡＦＮ、ＶＦＮ）におヅる信号の有効
   性を示すための少なくとも一つの有効ビット（ＡＶＡＬ
   、ＶＶＡＬ）を有していることを特徴とするマイクロプ
   ログラム制御ユニット。 ８、複数の制御信号線上に制御信号（ＭＦＮ。 ＣＦＮ等）を発生するだめのマイクロプログラム制御ユ
   ニットであって、複数のマイクロ命令ｔＭＩ）を記憶す
   るためのマイクロプログラム記憶部（２１）とこのマイ
   クロプログラム記憶部から一連のマイクロ命令を読取る
   だめのシーケンス制御装置 （２２）とを備えたマイクロプログラム制御ユニットで
   あって、 ｆａｌ各マイクロ命令（ＭＩ）はアドレス・フィールド
   （３２〜３９ビツト）と複数の制御ビット（０〜３１ビ
   ツト）を有し、ｆｂ）前記アドレス・フィールドは制御
   ワード・メモリ（２３）のアドレス入力に接続されてお
   り、この制御ワード・メモリは複数の制御ワード（ＣＷ
   ）を記憶し、この制御ワードの各々は前記制御ビットと
   制御信号線との間で特定の組の対応を指定し、及び （ｃ）前記制御２、−ド・メモリー（２３〕の出力は、
   前記アドレスされた制御ワードによって指定された制御
   信号線に前記制御ビットを接続するように切換論理回路
   （２４）を制御するために使用されることを特徴とする
   マイクロプログラム制御ユニットと；前記制御信号線に
   接続された複数の機能ユニット（１０〜１５）とを有す
   ることを特徴とする、 データ処理装置。 ９、特許請求の範囲第８項に記載のデータ処理装置にお
   いて、前記機能ユニット（１０〜１５ンは重複する仕方
   で一連のマイクロ命令を処理するように構成されてお）
   、前記機能ユニットは各マイクロ命令の一つの相を処理
   するための第１の段階（１ｏ１１１）とひき続く相を処
   理するだめの別の段階（１２〜１５）を有し、前記第１
   の段階の為の制御信号（ＡＦＮ、ＶＦＮ）は前記マイク
   ロ命令ｔＭＩ）の所定の制御ビットから直接得られ、一
   方前記別の段階の制御信号は前記切換回路（２４）から
   得られることを特徴とするデータ処理装置。