JPS601848A - Ｉｃ装置パツケ−ジ用基板と製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高密度ＩＣ装置用パンケージ、特にセラミ
ックをラミネートした構造の基板に関するものである。

（従来１支術） 電子機器、コンピュータ（幾構の高性能発揮と小型化の
要求か強まっている現状におり・て、小型化が可能でパ
ッケージ密度の高いＩｃ装置用パ・ンケージの提供が必
要になっているが、従来技術におり）ては、プラス千ツ
クまたはセラミンクパンケージに接続ピンを二列に配置
したものが用いられ、このパンケージに単一のＩＣ素子
が装着されたＩＣチップ・パンケーン゛が実用されてい
る。そして、前記ピンの配列は、列の間隔が０．７６２
ｃＩｌｌ主たは１，０１５ｃ＋ｎ（０，３”、＊たは０
．４”）、ピン間隔が０．２５４ｃｍ（０，１”）とな
っている。

そして、Ｉｃ素子のパッケージ密度な高める試みも数々
行なわれており、記憶素子パッケージにおいて、特に活
発になっている。

例えば、モ１０−ラ・メモリー・データ・マニュアル＜
１９８０）に示されている一つのメモリー素子は、各テ
ュアル・イン・パンケージにおいて、平台型に装着した
二つの１６キロビツト金属酸化物セミコンダクタ・ダイ
ナミック・ランダム・アクセス・メモリー（Ｒ／ｄ４’
ｓ）であ１）、一つのＲＡＭ素子の二列配置のピンは、
池のエレメントの接続ピン【こ永久的に接続されている
。この複合エレメントは、３２キロビツトの記憶容量を
もち、プリント回路板１こ装着されたとき、１６キロピ
ントＲＡＭと同＜ｍのエリアを占める。

また、モスチックやメモリー・データ・ブック・アンド
・デザイナ−・ガイド（１９８０１に、ＩＣ記憶素子の
パッケー：、′密度を高める試みが開示さｉｔでいて、
二つの１６キロビツＹ装置が１８個のピン・リードレス
・チップキャリアｔこ配設され、該キ六、リアは、二列
配列の１８本のインプ・νＦ・アウトプット・ピンをも
つセラミ・ンク・）くンケーノの」二面ｌこ装着されて
いる。

米国特許第３，８１２．４０２号に示す高密度ノ＜ノケ
ージにおいて、多層支持体上に高密度の状態でロジック
カード（複数）がスタックされており、多数ｙ）ｌｃチ
ップがセラミックのロジ・ンクカードに配設さｉｔてい
る。この′１等許しよると、半導１本ＩＣチ・ンプは、
ロジックカードの両面または片面に装着され、該カード
と支持体との電気的接続は、両者の端縁におぃて行なわ
れる。

また、米国特許第４，３２２，７７８号は、多層セラミ
ック基材の片面にＩｃチップが装着された半導体パッケ
ージを示し、インプット・アウトプット・ピンが前記パ
ッケージの底面から下方へ突出し、回路の接続が行なわ
れるようになっている。

（発明が解決しようとする問題点） この発明によれば、セラミックのラミネート構造の多層
基板に多数のＩＣ素子を該基板の両面に装着して、従来
技術よりもすぐれた高密度ＩＣパッケージを提供するも
のである。

（問題点を解決する手段） この発明による基板は、セラミンク積層体を一木に積層
して得るものであり、基板の両面に、装着するＩＣエレ
メントの接点と電気的に接続する接点または接触バンド
をＩＣエレメントの接点配置に合致する位置に設け、イ
ンプット・アウトプット・ピンを基板の端縁に少なくと
も二重の配置で設けて、電気的接続を行なうようにしで
ある。そして、前記ピンと基板の接点（接触パッド）と
の電気的接続は、メタル化処理により形成した通電路お
よび多層構造を通る通電路により行ない、列の間隔を０
．７６２または１．０１５ｃｍ（０，３”または０，４
”）、ピンｌｉｌ］隔を０．２５４ｃ＋ｏ（０，１”）
、またはその他適当な間隔とする。

また、ヒートシンクを基板内に、または基板から突出さ
せて良好な放熱作用を営ませる。

また、接触パッドを基板の片面または両面に設け、これ
をデカップリング・キャパシタの接続に用い、該キャパ
シタにより高速スイッチ回路における電気ノイズとトラ
ンジェントを減少させる。

前記キャパシタは、基板の構成体である積層体のいずれ
かの適当な部分に、メタル化処理手段を用いて、一体に
形成することもできる。

Ｉｃ（集積回路）チップとプリント回路板とが結合され
ているＩＣパッケージとしては、例えば、第１〜３図に
示すようなものが知られている。

第１図に示されているものは、インプット・アウトプッ
トピン１４がセラミックまたはプラスチックの本体１２
の両側縁に突出したピンが二重に配置されたＩＣパッケ
ージ１０であって、各列におけるピンは、０．２５４ｃ
ｍ（０，１フインチ）の間隔ごとに配置されている。

第２図に示されているものは、リードレス・チップキャ
リア１６であり、該キャリア１６は、ＩＣチップが取（
＝１けられるようになっていて、四周の側面に電気コン
タクト（接点）１８が配設しである。このり一ドレス・
チップキャリアは、前記のビン二重配置のＩＣパッケー
ジに較べ、パッケージ密度が高く、同一エリア当りの結
合ピンの設置数がはるかに多い。

このような図示のチップキャリアは、プリント回路板に
装着するためのソケット内に設けられる。

第３八図は、第２図に示した２個のリードレス・チップ
キャリア（それぞれメモリー素子を有する）をセラミッ
ク基体に取（すけて二重密度メモリー素子を構成した例
であり、この例においては、２個のり一ドレス・チップ
キャリア２０に２個の１６キロビツトメモリー素子が装
＠され、各キャリア２０の端縁に電気接触パッド２２が
設けである。セラミック基本２４の相対向する側面には
、インプ７）・アウトプットピン２６が９本づつ、計１
８本、ろうづけにより取付けである。基体２４の上面に
は、金属化処理された接７αまたは接触パッド２８が前
記キャリアＩＧの接触パッド２２と一致する位置配置で
設けである。基体２４は、ラミネート構造（積層構造）
であり、内部層には、通電路が設けてあり、接触パッド
２８とＡｊｊ記ビン２６とが電気的に接続されている。

（実施例） 第４〜８Ｂ図は、この発明の実施例を示すもので、高密
度の態様でＩＣ装置をパッケージするに適した基板（マ
ザーボード）が示されており、この基板は、メモリーＩ
Ｃ、ゲートアレイ、バッファ素子、マイクロコンビよ−
ク部材などの高密度パッケージングとして最適のもので
ある。

第４．４八図に示すように、セラミック板からなる内部
積層体３０と外側積層体３２とがラミネーＩ−され、一
体構造のセラミック基板３４を構成している。図示の例
では、四枚のセラミック板からなる積層体がラミネート
されているが、積層体の枚数は、任意である。基板３４
の表裏両面となる両主面３７．３７に接触パッド（接点
）３６が配設されており、これらは、リードレス・チッ
プキャリア４０の端縁に設置の接触パッド（接点）３８
と位置的に合致するように配置しである。また、卯の例
としては、第５図に示すように、基板４４の両本部４３
に接触パッド４２を配設し、７ラントパツク４８のリー
ド線４６と接続するようにしてもよい。また、同様に、
第３Ｂ図、第３Ｃ図に示したようなプラスチック製のリ
ード゛つきチップキャリアや第３Ｄ図に示すようなＳＯ
（スモールアウトライ″＞）パラケーン゛なども基板の
主面に取（＝１けることができる。さらに、前記以外の
リード、接点構造をもったＩＣ装置も前記基板の主面に
装着することができる。

第４．４Ａ図に示１ように、インプット・アウトプット
ピン５０は、基板３４の端縁５２に二重配列の態様でろ
うづけされて固着されているか、または、適当な手段で
基板３４の両本部（表面と裏面）３７に接続されている
。前記ピン５０は、端ｉ５２に装着されるに適した形状
または端縁５２に連なる両本部３７に装着されるに適し
た形状となっている。

前記ピン５０は、所定の接触パッド３６と電気的に接続
し、接触パッド３６は、必要に応じ特定の高品度回路と
電気的に接続している。プリントされた通電路５４が内
部積Ｎ体３０に形成されており、これらの通電路５４は
、積層体３０．３２を通る通電路により電気的に接続さ
れる。通電路５４は、内部積層体３（）と外部積層体３
２とをラミネーＩ・するに先立ってタングステン処理そ
の他公知の金属化処理手段にＪ：り形成される。

１個または複数個のキャパシタ（デ効ツブリング・キャ
パシタ）５６が基板に着脱自由にイ・ｊ設してあり、こ
れによって作動時の電気ノイズおよび電気的転調（トラ
ンジェント）を抑えるようになっている。接触パッド５
８が基板３４の主面３７．３７に設けてあり、キャパシ
タ５６の接点６０と接触する。キャパシタ５６は、基板
３４の主面３７．３７のいずれが一方または両方におけ
る接触パッド５８に接触する。

１個または複数個のキャパシタは、基板の前記積層体内
に一体に設けることもでとる。第６図に示すようｌこ、
プレート状のデカップリング・キャパシタ６０が基板６
４の内部積層体６２の一部をメタル化（金属化）処理す
る手段により形成されている。これらのキャパシタ６０
は、所望のパワーおよびグランド接ノ、７．（電源人力
Ｊ）よび接地接点）に接続され、これに接続のパワー（
電源入力）およびグランド（＃地）プリント回路の間で
の内部低ＡＣインピーダンスとなる。

この発明の一例として、ヒートシンク６６が第７．７Ａ
、７Ｂ図に示すように設けられており、基板７４の主面
に設置のＩＣ装置卯７の放熱体として効率よく作ＪＨす
るようになっている。ヒートシンク６６は、舌部６８と
複数の放熱部をもつ放熱部７０とを備え、基板７４の内
部積層体７２（−木にラミネートされている）の上部に
設けである溝部７６にヒートシンク６６の舌部６Ｓが挿
入され、ろうづけなどの適当な手段により基板７４とヒ
ートシンク６６との開に熱伝導が行なわれるように固定
される構造となっている。この例では、相対向するピン
の間隔７８が１．Ｏｆ（ｉｃｍ（０，４インチ）となっ
ているか゛、インプント・アウトプットピン８０の寸法
、形状を変えることにより、このｌＩ隔は適当なものに
することかで゛きる。

第８．８＾、８Ｂ図に示す例では、ヒートシンク８２が
基板８６の内部積層体８４の中間に配設してあり、基板
８６の主面に装着のＩＣ装置８８により発生する熱を放
熱する。ピートシンク８２は、合金ｒｌＮＶＡＲＪ、銅
、モリブデン、９　［ＫＯＶ八ＲへＪなとの高い熱伝導
率と、対面する内部積層体８４の熱膨張率に合った熱し
張率の素材から形成されている。ヒートシンク８２は、
月面する内部積層体８４の開にろうづけなどの手段によ
り挟持、固定される。

この発明の実施例の基板は、パッケージング体として広
い応用範囲をもつもので、これを例１〜例４として、さ
らに詳しく説明する。

」 第４、昂図に示すように、基板は高密度記憶素子用とし
て適しており、リードレス・チップキャリア４０には、
６４キロビツトまたは２５６キロビツトのランダム・ア
クセス記憶素子を含む。二つのリードレス・チップキャ
リア４０が通電路５４をもつ基板３４の各主面に装着さ
れ、２５６キロビツトまたは１メがビット記憶素子を構
成する。デカップリング・キャパシタ５６が前記基板の
各主面に配設され、該記憶素子の電気ノイズとトランジ
ェント（転調）とをなくすようになっている。ピン５０
が基板３４のピン端縁５２から二重状態で突出し、これ
らは、端縁５２にろうづけされ、列間隔が０．７６２ｃ
ｍ（０，３”　）、各列のピン間隔が０．２５４ｃｍ（
０，１”　）となっている。

柩しフ 例１の記憶素子に対し、ｆ５７図のキャパシタの代り１
こインテグラル・テパ力ンプリング・キャパシタか装着
され、ＴＩ’（ＪＶ！木６２の選ばれた部分にタングス
テン処理によるメタル化部分が形成され、導電プレート
６０を構成し、これらがインテグラル・デカップリング
・キャパシタを構成し、２５６キロビ、ｌ、記憶素子の
電気ノイズとトランジェント（転調）とをなくすように
なっている。

但し」 第７７Δ図に示すように、例２の記憶素子の選ばれた内
部積層体７２の」二端面に溝部７６が設けられ、これに
舌部６８をもったヒートシンク６６が舌部を介して挿着
される。合金ｒｌＮＶ八Ｒ」または「ＫＯＶ八Ｒへから
なるヒートシンク６６は、ろうづけにより基板７４に固
定され、良好な放熱体として作用する。基板７４は、ヒ
ートシンク舌部６８の挿着に足る厚さを１イ１１え、イ
ンプット・アウトプット・ピン８０が基板７４の端縁に
二重配置され、列間隔は１，０１５ｃ＋ｎ（４”）、各
列のピン間隔は０．２５４ｃｍ（０，１”）である。

わ 第８、混同に示すように、例１の記憶素子の基板８６の
内部積層体８４ノ間に合金＋　１ＮＶＡＲＪ　＊　？、
Ｊｉｌ−ＫＯＶ八Ｉ（Ｊからなるへ−トシンク８２が形
成され、すぐれた放熱作用を行なう。インプット・アウ
トプット・ピン９２が基板８６の端縁にろうづけされて
二重配置され、列間隔は１．０１５ｃｍ（４”）、各列
のピン間隔は０，２５４ｃ＋ｎ（０，１”　）である。

前記例は、この発明を限定するものではない。

【図面の簡単な説明】

＠１図は、ピン二列配置のパッケージの斜視図、第２図
は、リードレス・バーメチ・ンク・チップキャリアの斜
視図、 第３Ａ図は、水平配置のセラミック基材に二つのリード
レス・チップキャリアを装着した３２キロビツトのビン
二列配置のメモリー素子の従来構造を示す斜視図、 第３Ｂ図と第３Ｃ図は、リードつきプラスチック・チッ
プキャリアのの従来構造を示す平面図と側面図、 第３Ｄ図は、従来のＳＯ（スモール・アウトライン）パ
ンケージの斜視図、 第４図は、この発明に係る基板の分解斜視図であり、基
板両面にＩＣ素子か装着される状態を示し、第経図は、
第４図の構造のものを組イ１１けた状態の斜視図、 第５図は、フラットパンク装着用の、この発明に係る基
板の斜視図、 第６図は、キャパシタを一体に備えた基板の分解斜視図
、 第７図は、基板の両面にＩｃを傾１え、ヒートシンクが
装着される構成の、この発明に係る基板の分解斜視図、 第７八図は、ヒートシンク装着の第７図の基板の斜視図
、 第７Ｂ図は、第７八図の縦断面図、 第８図は、ＩＣ装置を両面に有する、この発明に係る基
板の一例を示す分解斜視図、 第晶図は、第８図の構造の組立状態の斜視図、第８１３
図は、第晶図８Ｂ−８Ｂ線矢視方向の断面図である。 ３０．７２．８４・・・内部積層体 ３２．３７．９０・・・外部積層体 ３４．４４．６４．７４．８６・・・基板５０．８０．
９２・・インプット・アウトプット・ピン４０・・・リ
ードレス・チップ・キャリア４８・・・フラットパック ６６．８２・・・ヒートシンク ８８・・・ＩＣ装置 図面の７ｆ：）、白書に変走なし） Ｆｔ’ｇ　３Ｂ　Ｆｉｇ　３Ｃ ｎり３Ｄ ＦＩＧ、Ｓ 手続補正書（方式） 昭和５９年７　月ｔｉ　日 特許庁長官殿　ゴへ （特許庁審査官　殿） １、事件の表示 昭和５９年特許願第１０６３１６号 ２、発明の名称 ＩＣ装置パッケージ用基板と製造法 ３、補正をする者 事件との関係　出願人 氏名（名称）　オーガノド・インコー月？レーテッド４
、代理人 住所　東京都港区南青山−丁目１番１号５　補正命令の
日付（自発）

Claims (1)

1. 【特許請求の範囲】 （１）表裏両面、左右側面、上下端面をもつセラミック
   基板ト、この４１１１板にラミネートされて１】；ｉ記
   基板と一体となる積層体とを備え、該基板の端面に複数
   本のインプットアウトプット・ピンが基板の長さ方向に
   そって少なくとも二列の配列で取ｆτ１けられ、前記基
   板の表裏両面にＩＣ装置の接触パッドと接触する接触パ
   ッドが設けてあり、これら接触バンドと電気的に接続す
   る通電路が前記表裏両面上ならびに前記基板を通して設
   けてあり、ＩＣ装置を装着し、１ｉｉｊ記ビンと電気的
   に導通するように構成してなるＩｃ装置パッケージ用基
   板。 （２）複数本のインプット・アウトプット・ピンが基板
   の長さ方向にそって基板の端面に二列の配列で取付けら
   れている特許請求の範囲第１項記載のＩＣ装置パッケー
   ジ用基板。 （３）二列配列における前記ピンのピン相互の間隔が０
   ．２５４ｃｍ（０，１インチ）である特許請求の範囲第
   ２項記載のＩＣ装置パッケージ用基板。 （４）二列間の間隔が０．７６２ｃ＋□（０，３インチ
   ）である特許請求の範囲第３項記載のＩＣ装置パッケー
   ジ用基板。 （５）二列間の間隔が１，０１５ｃｍ（０，４インチ）
   である特許請求の範囲第３項記載のＩＣ装置パンケーン
   用基板。 （６）前記基板の表裏両面にデカップリング・キ１−パ
   シタを接続する接触パッドが設けである特許請求の範囲
   第１項記載のＩＣ装置パッケージ用基板。 （７）前記積層体のいずれかのものに、インテグラル・
   デカップリング・キャパシタを構成する金属部が形１＆
   され、これら金属部と選択した導通パッドとを電気的に
   接続してなる特許請求の範囲第１項記載のＩＣ装置パッ
   ケージ用基板。 （８）前記基板の両面に導電パッドがグループ状に配置
   され、リードつきチップキャリアの接点と合致するよう
   な配置となっている特許請求の範囲第１項記載のＩＣ装
   置パッケージ用基板。 （９）　ｔｉｉｉｉｉｊ記基板に導電パッドがグループ
   状に配置され、リードつきプラスチック・チ・ンブキャ
   リアの接点と合致するような配置となっている特許請求
   の範囲第１項記載のＩＣ装置パンケーン用基板。 （１０）　；ｉｉｊ記基板のｊｉｌｉｊ而に導電パッド
   がグループ状に配置され、７ラントバツクの接点と合致
   するような配置となっている特許請求の範囲第１項記載
   のＩＣ装置パッケージ用基板。 （１１）前記基板の両面に導電バンドがグループ状に配
   置され、ＳＯアウトライン・パッケージの接点と合致す
   るような配置６となっている特許請求の範−間ｆＩＳ１
   項記載のＩＣ装置パンケージ用基板。 （１２）前記基板の両面に導電パッドが二つのグループ
   に分けて配置され、二つのり一１ｔレス・チップキャリ
   アの接点と合致するような配置となっている特許請求の
   範囲第１項記載のＩＣ装置パッケージ用基板。 （１３）前記ピンが前記基板にろうづけされている特許
   請求の範囲第１項記載のＩＣ装置パ／ケージ用（１４）
   前記ピンが前記基板の両面にろうづけされている特許請
   求の範囲第１項記載のＩＣＣｎＨ２）＜ｙケージ用基板
   。 （１５）ヒートシンクと、これを前記基板に取ｆ］げる
   手段とを（ｌｉｉえた特５′「ｔ〆ｉ求゛の礼１７−Ｉ
   Ｊ第１項記載のＩＣ装置パッケージ用基板。 （１６）ヒートシンクが合金「ＩＮＶＡＲＪ、１ＫＯＶ
   ＡＩＪ、銅、モリブデンからなるグループから選ばれた
   累月により成形されている特許請求の範囲１１項記載の
   Ｉｃ装置パッケージ゛用基板。 （１７）ヒートシンクと、これを前記積層木の間に取付
   ける手段とを備えた特許請求の範囲第７項記載のＩＣ装
   置パッケージ用基板。 （１，８）ｌ：、−）シンクを前記積層体の間にろうづ
   けした特許請求の範囲第１７項記載のＩｃＭ置パッケー
   ジ用基板。 （１９）ラミネートされた積層体を通る通電路をイＩｆ
   ｉｉえ、接触パッド、接点などと電気的に接続した構成
   の特許請求の範囲第１項記載のＩｃ装置パンケージ用基
   板。 （２０）通電路がタングステンにより形成されている特
   Ｆｒ　請求の範囲第１９項記載のＩＣ装置パッケージ用
   基板。 （２１）表裏両面、左右側面、上下端面をもつセラミッ
   ク基板１・、この基板にラミネートされて前記基板と一
   体となる積層木とを１ｌＴｉｔえ、該基板の端面に複数
   本のインプント・アウトプント・ピンが基板のＬ％方向
   にそって少なくとも二列の配列で取（−１けられ、前記
   基板の表裏両面にＩｃ装置の接触パッドと接触する接触
   バンドが設けてあり、これら接触パット′と電気的に接
   続する通電路が前記表裏両面」二ならびに前記基板を通
   して設けてあり、ＩＣ装置を装着し、前記ピンと電気的
   に導通するように構成してなる高密度ＩＣ装置Ｌ （２２）複数本のインプット・ア゛ントプント・ピンが
   基板の長さ方向にそって基板の端面に二列の配列で取付
   けられている特許請求の範囲第２１項記載の高密度１ｃ
   装置。 （２３）二列配列にお（Ｊる前記ピンのビン相互の間隔
   か０．２５４ｃｍ（０，１インチ）である特許請求の範
   囲第２２項記載の高密度ＩＣ装置。 （２４）二列間の間隔が０．７０２ｃ＋ｎ（０，３イン
   チ）である特許請求の範囲第２３項記載の高密度１ｃ装
   置。 （２５）二列間の間隔が１．０１５ｃ＋ｎ（０，４イン
   チ）である特許請求の範囲第２３項記載の高密度ＩＣ装
   （６゜（２Ｇ）リードつきプラスチック・チップキャリ
   ア内に配置のＩｃ（集積回路）チップな各ＩＣ装置が備
   えている特許請求の範囲ｉ１１’ｓ２１項記載の高密度
   ＩＣ装置。 （２７）　Ｓｏパンケージ内に配置のＩＣ（集積回路）
   チップを各ＩＣ装置が備えている特許請求の範囲ｆ５２
   １項記載の高密度ＩＣ装置。 （２８）リードレス・チップキャリア内に配置のＩＣ（
   集積回路）チップを各ＩＣ装置か（ｌＩｉｉえている特
   許請求の範囲第２１項記載の高密度ＩＣ装置。 （２９）前記ＩＣチップがメモリー素子であり、これら
   がチップキャリア内に設けらＪｔでいる特ｔｆＭ’１ｌ
   Ｆｆ３１ξの範囲第２８項記載の高密度ＩＣ装置。 （３０）　ＩＣ装置が６４キロビツト記憶素Ｔである特
   ５′１請求の範囲第２１項記載の高密度ＩＣ装置。 （３１）　ＩＣ装置が２５６キロビツト記憶素子である
   特許請求の範囲第２１項記載の高密度１ｃ装置。 （３２）前記基板の両面に導電パッドか′二つのグルー
   プに分けて配置すれ、二つのチップキャリアの（３３）
   　１ｉｉｊ記ＩＣチンプがメモリー素子であり、これら
   か′ＳＯア・ントライン・パフケージ内に６旧士られて
   いる特許請求の範囲第２１項記載の高密度ＩＣ装置。 （３４）キャパシタ接続パッドが前記基板の両面に設置
   すられ、デカンプリング・キャパシタそれぞれが一対の
   接触パンｉζをもち、これら接続パッドと接触パッドと
   が設けられている特許請求の範囲第２１項記載の高密度
   ＩＣ装置。 （３５）前記積層体の一部に一体−どなってメタル化処
   理により形成されているインテグラル・デカップリング
   ・キャパシタが設けられている特許請求の範囲第２２項
   記載の高密度ＩＣ装置。 （３６）メタル化処理がタングステン処理である特許請
   求の範囲第３５項記載の高密度ＩＣ装置。 １・記憶素子をもち、２５６キロビ７）高密度ＩＣ記１
   Δ素子を構成する特許請求の範囲第３２項記載１・ｋの
   高密度ＩＣ装置。 （３８）前記チップキャリアのそれぞれか６４キロビツ
   ト記憶素子をもち、１メ力゛ビツト高密度１ｃ記憶素子
   を構成する特許請求の範囲第３２項記載の高密度ＩＣ装
   置。 （３９）前記ＩＣ素子の内の一部がチップキャリア内に
   配設のマイクロコンピュータ回路部材である特許請求の
   範囲第２２項記載の高密度ＩＣ装置。 （４０）前記ＩＣ素子の内の一部がチップキ、Ｉ−リア
   内に配設のゲートアレイである特許請求の範囲第２２項
   記載の高密度ＩＣ装置。