JPH0287564A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置のパッケージ構造に適用して有効
な技術に関するものである。

〔従来の技術〕

電子機器の機能の大規模化や高速化が求められるにつれ
、半導体ペレットに構成されるＬＳＩの駆動能力は急速
に向上してきた。

しかし、たとえＬＳＩの駆動能力が向上し、各々の半導
体ペレット内での信号伝搬時間が短縮されても、多数の
パッケージをプリント基板上に実装する従来の実装形態
では、高速化しているＬＳＩの機能を充分に発揮させる
ことが困難となる。

つまり、信号伝搬時間について言えば、パッケージの分
だけ半導体ペレット間の配線長が長くなり、配線の遅延
時間を短縮できないためである。

このような理由から、１つのパッケージ内に多数の半導
体ペレットを収容するマルチチップモジュール方式が開
発され実用化されている。

マルチチップモジュール方式については、株式会社サイ
エンスフォーラム、昭和５８年１１月２８日発行、「超
ＬＳＩデバイスハンドブック」Ｐ２３２〜Ｐ２３８に記
載がある。

この文献には、例えば、６４にビットメモリの構成され
た３２個ないし６４個の半導体ペレットを１つのパッケ
ージ内に収容して２Ｍないし４Ｍビットの大容量メモリ
を構成する技術について記載されているｄ この場合、各々の半導体ペレットは、その主面が、パッ
ケージを実装するプリント基板の主面に対して水平にな
るように、パッケージ内に収容されている。

〔発明が解決しようとする課題〕

ところで、近年、電子機器においては、益々、信号伝搬
時間の短縮化や機能の大規模化が求められている。

したがって、パッケージ内に収容する半導体ペレットの
数をさらに増加させることが考えられるが、各々の半導
体ペレットをプリント基板に対して水平となるようにパ
ッケージ内に収容する上記従来の技術においては、半導
体ペレットの数が増えると、必然的にプリント基板に対
するパッケージの占有面積も増えるため、半導体ペレッ
トの高密度実装化に限界があり、配線長の短縮化を妨げ
る問題があることを本発明者は見出した。

特に、近年は、半導体メモリの大容量化、及び高速アク
セス化が要求されており、半導体メモリを高密度に実装
することや配線長を短くして配線の信号伝搬時間を短く
することは、重要な課題となっている。

本発明は上記課題に着目してなされたものであり、その
目的は、パッケージの占有面積を大きくすることなく、
半導体ペレットを高密度に実装することのできる技術を
提供することにある。

また、本発明のさらに他の目的は、パッケージに収容さ
れた半導体ペレット間の信号伝搬時間を短くすることの
できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、互いに対向する小さ
い半導体ペレットと大きい半導体ペレットとを突起電極
によって接合してなる半導体ペレット対を、パッケージ
を実装する実装基板の主面に対して垂直になるようにパ
ッケージ本体の内部に配置するとともに、前記パッケー
ジ本体の実装面側に格子状にリードピンを配置した半導
体装置構造である。

〔作用〕

上記した手段によれば、パッケージの底面積を大きくし
なくても、パッケージ内の半導体ペレットの実装密度が
向上する。

そして、半導体ペレット実装密度が向上するため、半導
体ペレット間の配線の長さを短くすることができる。

また、パッケージの占有面積が大きくならないため、パ
ッケージ間の配線長も増加しない。

〔実施例〕

第１図は本発明の一実施例である半導体装置の部分破断
斜視図、第２図はこの半導体装置を示す第１図■−■線
の断面図、第３図はこの半導体装置を示す第１図Ｉ−ｍ
線の断面図、第４図はこの半導体装置を示す第１図■−
■線の断面図、第５図（ａ）、　（ｂ）はこの半導体装
置における半導体ペレットを示す平面図である。

第１図〜第４図に示すように、本実施例の半導体装置に
おけるパッケージ１は、パッケージ本体２と、このパッ
ケージ本体２の長辺方向の側面下部、及び底面から下方
に伸びる複数のリードピン３とから構成されている。

パッケージ本体２は、箱形の２つのパッケージベース２
ａ、２ｂから構成されている。

パッケージベース２ａ、２ｂは、予めタングステン（Ｗ
）やモリブデン（ＭＯ）等による多層の配線４が施され
たセラミック等からなり、例えば、半田（Ｐｂ−３ｎ）
等の低融点ロウ材からなる接合部５によって両パッケー
ジベース２ａ、２ｂは接合されている。この場合、図示
はしないが、パッケージベース２ａ、２ｂの各々の対向
面には、半田の濡れ性を良好にするため、金（Ａｕ）等
の金属層が、メツキ法、あるいは蒸着法によって形成さ
れている。

そして、パッケージベース２ａ、２ｂを接合するには、
例えば次のようにする。

まず、各パッケージベース２ａ、２ｂの対向面の金属層
に予め半田デイツプ法によって半田を形成しておくか、
あるいは、ベースパッケージ２ａ。

２ｂの対向面の間に半田ブリホームを挟んでおき、次い
で、各パッケージベース２ａ、２ｂを位置合わせし、所
定の雰囲気中で半田リフロー（再溶融）を行い接合する
。

このヨウにパッケージベース２ａ、２ｂが接合されると
、パッケージ本体２の内部に、内室６が形成される。内
室６には、例えば、半導体ベレット７ａが４個、半導体
ペレフト７ｂが４個、合わせて８個の半導体ペレッ）７
ａ、７ｂが収容され、外気から保護されている。本実施
例においては、各半導体ベレｙドアａ、７ｂに、例えば
、ｌ　Ｍ　Ｘｌビット、ダイナミックＲＡＭ　（以下、
Ｄ　ＲＡ　Ｍという）等の集積回路が構成されている。

一方、パッケージ本体２の長辺方向の側面下部には、リ
ードピン３が、例えば、１００ｍ１ｆ　（２、５４ｍｍ
）　　ピッチで配置され、銀（Ａｇ）等のロウ材からな
る接合部８によって接合されている。

また、パッケージ本体２の底面にも、リードピン３が、
パッケージ本体２の長辺方向、及び幅方向に、例えば１
００ｍｉ　ｆｌ　　（２，５４ｍｍ）　　ピッチで配置
され、銀（Ａｇ）等のロウ材からなる接合部８（第２図
、第３図）によって接合されている。

なお、本実施例のパッケージ１の底面積は、例えば、Ｉ
ＭＸ　１ピツ）ＤＲＡＭが構成された半導体ペレットを
１つ収容した従来のＤ　Ｉ　Ｐ　（Ｄｕａｌ　１ｎｌｉ
ｎｅ　Ｐａｃｋａｇｅ）　　と同じ面積である。

リードピン３は、多層の配線４を介して内室６に複数形
成されたボンディング・リード９と電気的に接続されて
いる。なお、ボンディング・リード９の表面には、金（
Ａｕ）等のメツキが施されている。

ボンディング・リード９は、金（Ａｕ）等からなるボン
ディング・ワイヤ１０を介して、半導体ペレット７ａに
形成された複数のボンディング・パッド１１と電気的に
接続されている。

半導体ペレット７ａの主面には、それより小さい半導体
ペレット７ｂが、ＣＣＢバンブ（突起電１）１２によっ
て接合されており、この大小２つの半導体ペレット７ａ
、７ｂにより、１つの半導体ヘレット対７となっている
。

半導体ベレット対７は、パッケージ本体２の高さ方向に
２段に配置され、各パッケージベース２ａ、２ｂの内壁
面にＡｕ−５ｎ（すず）等のロウ材からなる接合部１４
によって接合されている。

ここで、各半導体ペレット７ａ、７ｂについて第５図を
用いて説明する。

第５図（ａ）に示す大きい方の半導体ペレッ）７ａのボ
ンディング・パッド１１の内方には、例えば、バンプ１
２ａとダミーバンプ１２ｂとが、半導体ペレッ）７ａの
幅方向に所定の間隔をおいて交互に形成されている。

各バンプ１２ｄは、配線１３を介してボンディング・パ
ッド１１と電気的に接続され、また、半導体ペレ７）７
３に構成された集積回路とも電気的に接続されている。

各ダミーバンプ１２ｂは、配線１３を介してボンディン
グ・パッド１１と電気的に接続されているが、半導体ペ
レッ１−７１に構成された集積回路とは電気的に接続さ
れていない。

一方、第５図（ｂ）に示される小さい方の半導体ペレッ
ト７ｂは、例えば、半導体ペレッ）７ａのボンディング
・パッド１１の領域分を切断して形成され、半導体ペレ
ット７ａよりも長さが短くなっている。

半導体ペレット７ｂにおいても、バンプ１２ａとダミー
バンプ１２ｂとが、その短辺に沿って交互に形成されて
いるが、その配置の仕方は、半導体ペレッ）７ａのバン
プ１２ａと半導体ペレット７ｂのダミーバンプ１２ｂと
が接合されるように配置されている。

言い換えると、半導体ペレッ）？ａのダミーバンブ１２
ｂは、半導体ペレッ）？ａの集積回路とは電気的に接続
されないが、半導体ペレッ１−７ｂの集積回路とは電気
的に接続されるようになっている。

ナオ、ＣＣＢバンブ１２は、このような半導体ペレッ）
７ａ、７ｂの対向するバンプ１２ａとダミーバンプ１２
ｂとが接合され形成されている。

パッケージベース導通バッド１５は、パッケージベース
２ａ、２ｂ間を電気的に接続するために設けられた電極
で、その表面には半田が塗布されている。そして、第４
図に示すように、パッケージベース２ａ、２ｂの接合と
同時に接合され、同時に電気的にも接続されるようにな
っている。なお、パッケージベース導通バッド１５は、
パッケージベース２ａ、２ｂの多層の配線４を介して所
定のリードピン３、あるいは所定のボンディング・リー
ド９と接続されている。

このようなパッケージ１は、そのリードビン３が、図示
しないプリント基板のスルーホールに挿入され、例えば
、大型計算機の主記憶装置の一部となる。

このように本実施例によれば、次の効果が得られる。

（１）、半導体ペレット対７を、パッケージ１を実装す
るプリント基板の主面に対して垂直にするとともに、パ
ッケージ１の高さ方向に２段にしてパッケージベース２
ａ、２ｂの各々に接合したため、従来のマルチチップモ
ジュール方式と異なり、プリント基板に対してパッケー
ジ１の占有面積を大きくすることなく、複数の半導体ベ
レッ）７ａ７ｂを実装することができる。

例えば、ＤＩＰにおいては、１つのパッケージに１つの
半導体ペレットが収容されるが、本実施例においては、
ＤＩＰと同じ底面積で、ＤＩＩＰの８倍の半導体ペレッ
）７ａ、７ｂが収容される。

（２）、上記（１）により、半導体ペレット７ａ、７ｂ
を高密度に実装できるので、半導体ベレン）７ａ。

７　ｂ　、ｔＵ互間を結ぶ配線の長さが短くなり、配線
容量や配線抵抗などが低減されるため、高速アクセスが
可能となる。

（３）、従来マルチチップモジュール方式と半導体ペレ
ットの数が同数ならば、パッケージｌの占有面積を小さ
くすることができるため、パッケージ１相互間を結ぶ配
線の配線長が短くなり、配線容量や配線抵抗などが低減
されるため、高速アクセスが可能となる。

（４）、さらに、１ＭＸ１ビツトＤＲＡＭの構成された
８個の半導体ペレッ）？ａ、７ｂを１つのパッケージ１
内に収容することにより、Ｉ　Ｍ　ｘ　１ビットＤＲＡ
ＭをＩ１０処理し易い１ＭＸ８ビツトＤＲＡＭを構成し
た半導体装置として扱うことができる。

（５）、また、パッケージ本体２は、パッケージベース
２ａ、２ｂを対向させて接合しているため、封止用のキ
ャップが不要となり、コストを低減することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、パッケージに収容される半導体ペレットの数は
、８個に限定されるものではなく、例えば、１６個、あ
るいは３２個でも良い。

また、各半導体ペレットに構成されたＤＲＡＭメモリの
メモリ容量を１Ｍビットとしたがこれに限定されるもの
ではなく、例えば、４Ｍビット、１（ｉＭピットでも適
用できる。

また、各半導体ペレットに構成されたＤＲＡＭをＩＭＸ
　１ピツトとしたがこれに限定されるものではなく、例
えば、１ＭＸ４ビツト、４ＭＸ８ビツトＤＲＡＭでも適
用できる。

また、メモリはＤＲＡＭに限定されるものではなく、例
えば、スタティックＲＡＭでも良い。さらに、論理機能
を備えた集積回路などでも適用できる。

また、パッケージ本体は、半導体ペレットが接合された
パッケージベースにキャップを接合して構成することも
できる。

また、パッケージの実装方式は、挿入実装方式に限定さ
れるものではなく、表面実装方式を適用しても良い。

また、ワイヤボンディング・パッドやＣＣＢバンプの数
や配置の仕方は、前記実施例に限定されるものではない
。

また、ダミーバンプの配置の仕方も前記実施例に限定さ
れるものではない。

また、接合部の材料は、前記実施例に限定されるもので
はない。

また、ボンディング・ワイヤは、Ａｕに限定されるもの
ではなく、例えば、銅（Ｃｕ）を適用しても良い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である大型計算器の主記憶
装置に適用した場合について説明したが、これに限定さ
れず種々適用可能であり、例えば、通信機器、あるいは
画像処理装置などに適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、互いに対向する小さい半導体ペレットと大き
い半導体ペレットとを突起電極によって接合してなる半
導体ペレット対を、パッケージを実装する実装基板の主
面に対して垂直になるようにパッケージ本体の内部に配
置するとともに、前記パッケージ本体の実装面側に格子
状にリードビンを配置したことにより、パッケージのぎ
有面積を大きくすることなく、半導体ペレットを高密度
に実装することができる。

このため、半導体ペレット間の配線長が短（なり、配線
容量や配線抵抗が低減され、配線の信号伝搬時間を短く
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体装置の部分破
断斜視図、 第２図は、この半導体装置を示す第１図■−■線の断面
図、 第３図は、この半導体装置を示す第１図Ｉ−Ｉ線の断面
図、 第４図は、この半導体装置を示す第１図ｒＶ−ｒＶ線の
断面図、 第５図（ａ〕、ら）は、この半導体装置における半導体
ペレットを示す平面図である。 １・・・パッケージ、２・・・パッケージ本体、２ａ、
２ｂ・・・パッケージベース、３・・・リードビン、４
・・・配線、５・・・接合部、６・・・内室、７・・・
半導体ペレット対、７ａ、７ｂ・・・半導体ペレット、
８・・・接合部、９・・・ボンディング・リード、１ｏ
・・・ボンディング・ワイヤ、１１・・・ボンディング
・パッド、１２・・・ＣＣＢバンブ、１２ａ・・・バン
プ、１２ｂ・・・ダミーバンプ、１３・・・配線、１４
・・・接合部、１５・・・パッケージベース間導通パッ
ド。 第１図 クラ 図 々に 図 ｂ　　７ａ

Claims (1)

1. 【特許請求の範囲】 １、互いに対向する小さい半導体ペレットと大きい半導
   体ペレットとを突起電極によって接合してなる半導体ペ
   レット対を、パッケージを実装する実装基板の主面に対
   して垂直になるようにパッケージ本体の内部に配置する
   とともに、前記パッケージ本体の実装面側に格子状にリ
   ードピンを配置したことを特徴とする半導体装置。 ２、前記半導体ペレット対をパッケージの高さ方向に複
   数段配置したことを特徴とする請求項１記載の半導体装
   置。 ３、パッケージ本体が、同形の２つのパッケージベース
   を各々のパッケージベースに接合された半導体ペレット
   対が対向するように接合されてなることを特徴とする請
   求項１記載の半導体装置。