JPS60182589A - Data transfer system of magnetic bubble memory device - Google Patents
Data transfer system of magnetic bubble memory deviceInfo
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- JPS60182589A JPS60182589A JP59037695A JP3769584A JPS60182589A JP S60182589 A JPS60182589 A JP S60182589A JP 59037695 A JP59037695 A JP 59037695A JP 3769584 A JP3769584 A JP 3769584A JP S60182589 A JPS60182589 A JP S60182589A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、磁気バブル記憶装置とＲＡＭなどの外部記憶
装置との間のデータ転送を有効に制御する方式に関する
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for effectively controlling data transfer between a magnetic bubble storage device and an external storage device such as a RAM.
磁気バブル記憶装置とＲＡＭなどの外部記憶素子との間
のデータ転送を行う場合、ホストＣＰＵの有効利用と転
送効率向上のために、ホストＣＩ）Ｕの関与を軽減し、
データ転送制御専用のＤＭＡコントローラを用いるＤＭ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）方
式が知られている。When transferring data between a magnetic bubble storage device and an external storage element such as RAM, the involvement of the host CI is reduced in order to effectively utilize the host CPU and improve transfer efficiency.
DM using a DMA controller dedicated to data transfer control
A (Direct Memory Access) method is known.
第１図はこのＤＭＡ方式による転送制御方式を示すブロ
ック図である。この図で、１が磁気バブル記憶装置、２
がＲＡＭなどの外部記憶素子、３はホストＣＰＵ、４が
ＤＭＡコントローラ、５はアドレスデコーダである。磁
気バブル記憶装置１側からＲＡＭ２にデータを転送する
場合は、ホストＣＰＵ３からリードコマンドを発生し、
磁気バブル記憶装置１とＤＭＡコントローラ４に入力し
、その結果磁気バブル記憶装置１からＤＭＡコントロー
ラ４に、転送要求信号ＴＸＲＱが入力する。そしてホス
トＣＰＵ３から指定されたアドレスをアドレスデコーダ
５でデコードし、ＲＡＭ２に設定すると共にＤＭＡコン
トローラ４を介して磁気バブル記憶装置１に通知するこ
とで、ＤＭＡコントローラ４は、バス６をホストＣＰＵ
３から切り離し、バス７でＲＡ Ｍ ２に接続し、）？
Ａ Ｍ ２に直接転送する。転送が終了すると、ＤＭ
Ａコントローラ４から転送終了信号ＴＸＡＫを磁気バブ
ル記憶装置１に返送する。FIG. 1 is a block diagram showing a transfer control method based on this DMA method. In this figure, 1 is a magnetic bubble storage device, 2
is an external storage element such as a RAM, 3 is a host CPU, 4 is a DMA controller, and 5 is an address decoder. When transferring data from the magnetic bubble storage device 1 side to the RAM 2, a read command is generated from the host CPU 3,
The transfer request signal TXRQ is input to the magnetic bubble storage device 1 and the DMA controller 4, and as a result, the transfer request signal TXRQ is input from the magnetic bubble storage device 1 to the DMA controller 4. Then, the address decoder 5 decodes the address specified by the host CPU 3, sets it in the RAM 2, and notifies the magnetic bubble storage device 1 via the DMA controller 4.
3 and connect it to RAM 2 via bus 7, )?
Transfer directly to AM2. When the transfer is completed, DM
A transfer end signal TXAK is sent back to the magnetic bubble storage device 1 from the A controller 4.
磁気バブル記１意装置１にデータを書込む場合は、ホス
トＣＰＵ３からリードコマンドが発生し、磁気バブル記
憶装置１とＤＭＡコントローラ４に入力し、その結果磁
気バブル記憶装置１からＤＭＡコントローラ４に、転送
要求信号ＴＸＲＱが入力する。When writing data to the magnetic bubble memory device 1, a read command is generated from the host CPU 3, inputted to the magnetic bubble memory device 1 and the DMA controller 4, and as a result, from the magnetic bubble memory device 1 to the DMA controller 4, Transfer request signal TXRQ is input.
そしてＲＡ Ｍ ２の指定されたアドレスのデータが磁
気バブル記１．つ装置１に転送され、転送が終了すると
転送終了信号ＴＸＡＫが磁気バブル記憶装置１に返送さ
れる。Then, the data at the specified address in RAM 2 is stored in the magnetic bubble memory 1. When the transfer is completed, a transfer end signal TXAK is sent back to the magnetic bubble storage device 1.
またポストＣＩ） Ｕ ３で、ＲＡＭＺ中のデータを読
み出し゛ζ使用する場合は、バス６を磁気バブル記憶装
置１から切り離すことで、ＲＡＭ２とポストＣＩ） Ｕ
３との間でデータの転送が行われる。Also, if you want to use the post CI) U 3 to read the data in RAMZ, disconnect the bus 6 from the magnetic bubble storage device 1, and the RAM 2 and the post CI) U
Data is transferred to and from 3.
このようにボス）ＣＰＵの使用効率および転送効率を上
げるには、ＤＭＡコントローラが必要になる。ところが
ＤＭＡコントローラによるデータ転送を行う場合、ＤＭ
Δコントローラ自体の構成が複雑で、付加回路の量と１
ｉｌｌｉ額がかさむ傾向にある。この事情は、ＲＡＭの
アドレスが固定されていても変わらない。In this way, a DMA controller is required to increase the CPU usage efficiency and transfer efficiency. However, when performing data transfer using a DMA controller, the DM
The configuration of the Δcontroller itself is complicated, and the amount of additional circuits and 1
Illi The forehead tends to get thicker. This situation does not change even if the RAM address is fixed.
本発明の目的は、従来の磁気バブル記憶装置のデータ転
送方式におけるこのような問題を解消し、ＤＭＡコント
ローラのような複雑高価な制御回路を要することなしに
、かつＤＭＡ方式と同様にホストＣＰＵの必要最小限の
関与で、磁気バブル記憶装置と外部記憶素子との間のデ
ータ転送を、直接かつ効率的に行えるようにすることに
ある。An object of the present invention is to solve such problems in the data transfer method of the conventional magnetic bubble storage device, to eliminate the need for a complicated and expensive control circuit such as a DMA controller, and to enable the host CPU to operate the data transfer method similarly to the DMA method. The object of the present invention is to enable direct and efficient data transfer between a magnetic bubble storage device and an external storage element with minimal involvement.
この目的を達成するために講じた本発明による技術的手
段は、磁気バブル記憶素子と、該磁気バブル記憶素子の
書込み手段および読み出し手段と、前記書込み手段およ
び読み出し手段と外部装置とのデータの授受の制御を行
なうデータ転送制御手段を備えたものにおいて、外部装
置から磁気バブル記憶素子にデータを書込む場合は第１
の状態を、データを読み出す場合は第２の状態をそれぞ
れ出力１°るデータ転送方向表示手段を設けた構成を採
っている。Technical means according to the present invention taken to achieve this object include a magnetic bubble storage element, a writing means and a reading means for the magnetic bubble storage element, and data exchange between the writing means and reading means and an external device. When writing data from an external device to the magnetic bubble memory element, the first
The configuration includes a data transfer direction display means that outputs the second state by 1° when reading data.
次に本発明による磁気バブル記憶装置のデータ転送方式
が実際上どのように興体化されるかを実施例で説明する
。第２図は本発明による磁気バブル記憶装置のデータ転
送方式の実施例を示すブロック図である。この図でも第
１図の場合と同様に、■は磁気バブル記ＩＱ装置、２は
■≧ＡＭなどの外部記す、α素子、３はボストＣＰＵ、
５はアドレスデコーダである。そして本発明では、第１
図のＤＭＡコン１〜ローラ４に代わって、Ｒ／Ｗ（リー
ド・ライト）パルスコントローラ９をデータ転送制御手
段として設りている。また従来は、ポストＣＰＵ３から
Ｉ） Ｍ Ａコントローラ４を介して転送先のＲＡＭ２
のア１−レスを任意に設定できたが、本発明では、ＲＡ
Ｍ ２のアドレスが固定しており、ＲＡＭ２のアドレ
スが機械的に一定の順序で決定され、書込みが行われる
。そのため、従来のＤＭＡコントローラ４へのハス８は
不必要となり、ハス６はＲＡ Ｍ ２へのハス７とのみ
接続されている。Next, how the data transfer method of the magnetic bubble storage device according to the present invention is actually implemented will be explained using an embodiment. FIG. 2 is a block diagram showing an embodiment of a data transfer system of a magnetic bubble storage device according to the present invention. In this figure, as in the case of FIG. 1, ■ is a magnetic bubble IQ device, 2 is an α element that is externally written such as ■≧AM, 3 is a boss CPU,
5 is an address decoder. In the present invention, the first
In place of the DMA controller 1 to roller 4 shown in the figure, an R/W (read/write) pulse controller 9 is provided as data transfer control means. Conventionally, the data is transferred from the post CPU 3 to the RAM 2 of the transfer destination via the I) M A controller 4.
The address of the RA could be set arbitrarily, but in the present invention, the address of the RA
The address of M2 is fixed, and the address of RAM2 is determined mechanically in a fixed order and writing is performed. Therefore, the conventional lotus 8 to the DMA controller 4 is unnecessary, and the lotus 6 is connected only to the lotus 7 to the RAM 2.
また従来、ホストＣＰＵ３と磁気バブル記ｊｌＪ装置１
、ＲＡＭ２およびＤＭＡコンロコーラ４を接続している
リード信号線１０およびライト信号−線１１を排除して
、ボス） ＣＩ） Ｕ ３をリード信号線１０ａおよび
ライト信号線１１ｂでＲ／Ｗパルス′：１ントローラ９
とのめ接続している。そしてＲ／Ｗパルスコン１−ロー
ラ９と磁気バブル記（ｇ装置１との間のリード信号線１
２およびライト信号線１３を、ＲＡＭ２にも接続してい
る。また磁気バブル記ｉＱ装置１から、リードおよびラ
イトの方向を指示する転送方向信号ＤＩＲを送るための
信号線１４で、Ｔｙｌｔ気バブル記憶装置ｉ￥１とＲ／
ＷパルスコンＩ−ローラ９を接続している。Conventionally, the host CPU 3 and the magnetic bubble recorder 1
, remove the read signal line 10 and write signal line 11 connecting the RAM 2 and the DMA stove controller 4, and connect the boss) CI) U 3 to the read signal line 10a and the write signal line 11b with the R/W pulse': 1 controller 9
It is connected to Tomome. And read signal line 1 between R/W pulse controller 1-roller 9 and magnetic bubble recorder (g device 1)
2 and a write signal line 13 are also connected to the RAM 2. In addition, a signal line 14 for sending a transfer direction signal DIR indicating read and write directions from the magnetic bubble memory iQ device 1 connects the Tylt bubble memory device i\1 and R/
W pulse controller I-roller 9 is connected.
この構成で、ホストＣＰＵ３からリードまたはライトの
コマンドが発生すると、磁気バブル記１ｑ装置１から入
力する転送要求信号ＴＸＲＱおよび磁気バブル記憶装置
１から発生する転送方向信号ＤＩＲニ基づいて、Ｒ／Ｗ
パルスコンＩ・ローラ９で、す−ドパルスまたはライト
パルスが作られ、ＲＡＭ２に人力される。したがって磁
気バブル記憶装置１から、転送終了信号旧ＲをＲ／Ｗパ
ルスコントローラ９に入力するのみで、ＲＡ Ｍ ２に
転送方向を指示してデータ転送を行うことができ、従来
の−ようにアドレス設定を行なったりする必要がない。With this configuration, when a read or write command is generated from the host CPU 3, the R/W is executed based on the transfer request signal TXRQ input from the magnetic bubble memory device 1 and the transfer direction signal DIR generated from the magnetic bubble memory device 1.
A pulse controller I/roller 9 generates a light pulse or a light pulse, and manually inputs it to the RAM 2. Therefore, by simply inputting the transfer end signal old R from the magnetic bubble storage device 1 to the R/W pulse controller 9, data can be transferred by instructing the RAM 2 in the transfer direction. There is no need to perform any settings.
即ち従来は、磁気バブル記憶装置１からＲＡ Ｍ２にデ
ータを転送するのか、逆にＲＡＭ２から磁気バブル記憶
装置１にデータ転送するのかを識別するために、ホスト
ＣＩ） Ｕ ３からのコマンドに基づいて、ｌ） Ｍ
Ａコン１〜ローラ４で転送方向を設定している。ところ
が本発明でば、ポストＣＰＵ３からリード・ライ１〜の
コマンドが発生ずると、それに基づいて磁気バブル記憶
装置１で発生ずる転送方向信号ＤＩＲによって、Ｒ／Ｗ
パルスコントローラ９・でリード・ライトパルスを作り
、ＲＡＭ２に入力する。その結果、ＲＡ Ｍ ２では、
富にり一ト命令か、ライト命令かを認識できる。That is, conventionally, in order to identify whether data is to be transferred from the magnetic bubble storage device 1 to the RAM 2 or conversely from the RAM 2 to the magnetic bubble storage device 1, based on a command from the host CI) , l) M
The transfer direction is set by A controller 1 to roller 4. However, according to the present invention, when a read/write 1~ command is generated from the post CPU 3, the transfer direction signal DIR generated in the magnetic bubble storage device 1 based on the command causes the R/W
A read/write pulse is generated by the pulse controller 9 and input to the RAM 2. As a result, in RAM 2,
You can recognize whether it is a wealth command or a light command.
第１図においては、Ｉ） Ｍ Ａコン１−ローラ４でＲ
ＡＭ２のアドレスを任意に設定したが、本発明では、Ｒ
／Ｗパルスコントローラ９中で、パルスをカウンタで計
数することで、ＲＡＭ２のアドレスを一定の順序で進め
ることにより１．−タカ７：込むことができる。またＲ
ＡＭ２からポストＣｌ） Ｕ３にデータを転送して使用
する場合は、バス６を磁気バブル記憶装置ｌから切り離
してポストＣＩ）Ｕ３と接続される。In Figure 1, I) M A controller 1 - R at roller 4
Although the address of AM2 was set arbitrarily, in the present invention, the address of R
/W In the pulse controller 9, by counting the pulses with a counter and advancing the address of the RAM 2 in a fixed order, 1. - Taka 7: Can be included. Also R
When data is transferred from AM2 to post CI) U3, the bus 6 is disconnected from the magnetic bubble storage device l and connected to post CI) U3.
第３図はこのような制御を行うＲ／Ｗパルスコントロー
ラ９の具体例を示すブロック図である。FIG. 3 is a block diagram showing a specific example of the R/W pulse controller 9 that performs such control.
１５ばＲ／Ｗパルスコントローラ９中の１シヨツトマル
チバイブレークで、磁気バブル記憶装置１からの転送要
求信号ＴＸＲＱを受け、転送が終了すると転送終了信号
ＴＸＡＫを磁気バブル記憶装置１に返送する。また転送
要求信号Ｔ Ｘ ＲＯが入力すると、信号線１６でオア
ケート１７．１８を介して、アンドゲート１９．２０お
よび２ｋ ２２に転送要求パルスを入力する。ホストＣ
ＰＵ３からのコマンドに基づいて転送方向を指示する転
送方向信号１） Ｉ Ｒは、直接前記オアゲート１７を
介して、アンドゲート１９と２２に入力し、一方インバ
ータ２３およびオアゲー１−１８を介して、アン１−′
デー１−２０．２１に入力する。At step 15, the R/W pulse controller 9 receives a transfer request signal TXRQ from the magnetic bubble storage device 1 at a one-shot multi-by-break, and when the transfer is completed, sends a transfer end signal TXAK back to the magnetic bubble storage device 1. When the transfer request signal T.sub.XRO is input, a transfer request pulse is input to the AND gates 19.20 and 2k 22 via the OR gates 17.18 on the signal line 16. host C
The transfer direction signal 1) IR, which instructs the transfer direction based on the command from the PU 3, is directly input to the AND gates 19 and 22 via the OR gate 17, while via the inverter 23 and the OR gate 1-18. Anne 1-'
Enter data 1-20.21.
いまＲＡ Ｍ ２へのライＩ−コマンドが発生したとす
ると、（ｄ気バブル記１ａ装置１から、ＲＡ Ｍ ２へ
の転送を示す転送方向信号ＤＩＲがＨレベルとなり、イ
ンハーク２３で反転したＬレベルのパルスが、オアゲー
１−１８を介してアントゲ−１・２０と２１に入力する
。またボストＣＰ Ｕ ３からは、信−回線１１ａを介
してライ１−パルスがオアゲート２４を介してアントゲ
−１・２１に入力する。その結果アントゲ−１・２１の
アン１−論理が成立して、ＲＡ Ｍ ２にライ１〜パル
スが入力する。−力転送終了信号ＴＸＡＫがインバータ
２６で反転されＬレベルとなり、オアゲート２５を介し
てアントケート２０に入力するので、このアントゲ−１
・２０もテント”論理が成立し、磁気バブル記憶装置１
側には、リードパルスが入力する。即ち転送終了信号旧
Ｉ？により、磁気バブル記憶装置１からデータを読み出
して■？ΔＭ２に転送し書込むことが指示される。Assuming that a write I command to RAM 2 is now generated, the transfer direction signal DIR indicating transfer from the device 1 to RAM 2 goes to H level, and inverts to L level at inhark 23. The pulse is input to the anime game 1, 20 and 21 via the or game 1-18. Also, from the boss CPU 3, the life 1 pulse is input to the anime game 1 via the OR gate 24 via the communication line 11a.・Input to 21. As a result, the 1-logic of Ant Game 1 and 21 is established, and the RY 1~ pulse is input to RAM 2.-The power transfer end signal TXAK is inverted by the inverter 26 and becomes L level. , is input to the anchor 20 via the or gate 25, so this anchor game 1
・20 is also a tent” logic is established, magnetic bubble storage device 1
A read pulse is input to the side. In other words, the transfer end signal old I? Read data from the magnetic bubble storage device 1 by ■? It is instructed to transfer and write to ΔM2.
逆にＲＡ Ｍ ２から磁気バブル記憶装置１にデータ転
送して居込むときは、転送方向信号旧１？がＬレベルと
なり、オアゲート１７を介してアントゲ−１−１９と２
２に入力する。またボストＣＩ） Ｕ ３からは、信号
線１０ａを介してリードパルスがオアゲート２５を介し
てアンドゲート２２に入力する。その結果該アンドゲー
ト２２のアンド論理が成立して、ＲＡ Ｍ２にリードパ
ルスが入力する。一方転送終了信号ＴＸＡＫがインバー
タ２６で反！ｌ伝されＩ７レベルとなって、オアゲート
２４を介し”Ｃアンドケート１９に人力するので、この
アンドゲート１９もアンド論理が成立し、磁気ハゾル記
１ａ装置１側には、書込みパルスが入力する。即ち転送
方向信号１） Ｉ Ｉ＋に基づいて、］−２ＡＭ２から
データを読み出して磁気バブル記ｉＱ装置１に転送し書
込むことが指示される。Conversely, when transferring data from RAM 2 to magnetic bubble storage device 1, the transfer direction signal old 1? becomes L level, and Antogame 1-19 and 2 pass through or gate 17.
Enter 2. Further, a read pulse is input from the boss CI) U 3 to the AND gate 22 via the OR gate 25 via the signal line 10a. As a result, the AND logic of the AND gate 22 is established, and a read pulse is input to the RAM 2. On the other hand, the transfer end signal TXAK is inverted at the inverter 26! Since the signal is transmitted to the I7 level and input to the C AND gate 19 via the OR gate 24, AND logic is also established in this AND gate 19, and a write pulse is input to the magnetic Hazor 1a device 1 side. That is, based on the transfer direction signal 1) II+, it is instructed to read data from ]-2AM2, transfer it to the magnetic bubble memory iQ device 1, and write it.
転送が終了すると転送終了信号ＴＸＡＫが１．レベルと
なり、インハーク２６でＨレベルに反転され、オアゲー
ト２４．２５を介して各アントゲ−Ｉ・１９．２０．２
１．２２に入力し、ゲートを閉じる。When the transfer is completed, the transfer end signal TXAK becomes 1. level, it is reversed to H level at Inhark 26, and each Antogame I 19.20.2 through OR gate 24.25.
Enter 1.22 and close the gate.
以上のように本発明によれば、磁気バブル記１．キ装置
と外部装置間のデータの転送方向を示す信号を磁気バブ
ル記憶装置側に設け、この信号をＲ／Ｗパルスコン１−
ローラに入力する構成になっている。この信号が無い場
合、ＤＭＡコントローラ等、データの転送方向を設定で
きる回路を使用しないと、ＤＭＡ動作はできないが、本
発明による信号を使用することによって、簡単安価な付
加回路を設けるのみで、実質的なりＭＡ動作が実現でき
る。As described above, according to the present invention, the magnetic bubble record 1. A signal indicating the direction of data transfer between the key device and the external device is provided on the magnetic bubble storage device side, and this signal is sent to the R/W pulse controller 1-1.
It is configured to be input to the roller. In the absence of this signal, DMA operation cannot be performed without using a circuit that can set the data transfer direction, such as a DMA controller. However, by using the signal according to the present invention, it is possible to effectively MA operation can be realized.
第１図は従来の磁気バブル記憶装置のデータ転送方式を
示すブロック図、第２゛図は本発明による磁気バブル記
憶装置のデータ転送方式の実施例を示すブロック図、第
３図はリード・ライトパルスコン１−ローラの実施例を
示すブロック図である。
図において、１は磁気バブル記憶装置、２はＲＡＭ、３
はホストＣＰＵ、９はＲ／Ｗパルスコントローラ、Ｉ）
ＩＲは転送方向信号をそれぞれ示す。
特許出願人 富士通株式会社
代理人 弁理士 青 柳 稔
＠１図
第２画Fig. 1 is a block diagram showing a data transfer method of a conventional magnetic bubble storage device, Fig. 2 is a block diagram showing an embodiment of a data transfer method of a magnetic bubble storage device according to the present invention, and Fig. 3 is a block diagram showing a data transfer method of a magnetic bubble storage device according to the present invention. It is a block diagram showing an example of a pulse controller 1-roller. In the figure, 1 is a magnetic bubble storage device, 2 is a RAM, and 3 is a magnetic bubble storage device.
is the host CPU, 9 is the R/W pulse controller, I)
IR indicates a transfer direction signal, respectively. Patent Applicant: Fujitsu Limited Agent, Patent Attorney: Minoru Aoyagi @Figure 1, 2nd Drawing
Claims (1)
手段および読み出し手段と、前記書込み手段および読み
出し手段と外部装置とのデータの授受の制御を行なうデ
ータ転送制御手段を備えたものにおいて、外部装置から
磁気バブル記憶素子にデータを書込む場合は第１の状態
を、データを読み出す場合は第２の状態をそれぞれ出力
するデータ転送方向表示手段を設けたことを特徴とする
磁気バブル記憶装置のデータ転送方式。A device comprising a magnetic bubble memory element, a write means and a read means for the magnetic bubble memory element, and a data transfer control means for controlling data transfer between the write means and read means and an external device, wherein Data transfer in a magnetic bubble storage device, characterized in that data transfer direction display means is provided for outputting a first state when writing data to a magnetic bubble storage element and a second state when reading data. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037695A JPS60182589A (en) | 1984-02-29 | 1984-02-29 | Data transfer system of magnetic bubble memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037695A JPS60182589A (en) | 1984-02-29 | 1984-02-29 | Data transfer system of magnetic bubble memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182589A true JPS60182589A (en) | 1985-09-18 |
| JPS641878B2 JPS641878B2 (en) | 1989-01-12 |
Family
ID=12504685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037695A Granted JPS60182589A (en) | 1984-02-29 | 1984-02-29 | Data transfer system of magnetic bubble memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182589A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150186A (en) * | 1979-05-09 | 1980-11-21 | Hitachi Ltd | Data transfer system of magnetic bubble memory device |
| JPS563486A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS563487A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
-
1984
- 1984-02-29 JP JP59037695A patent/JPS60182589A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150186A (en) * | 1979-05-09 | 1980-11-21 | Hitachi Ltd | Data transfer system of magnetic bubble memory device |
| JPS563486A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
| JPS563487A (en) * | 1979-06-18 | 1981-01-14 | Hitachi Ltd | Magnetic bubble memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641878B2 (en) | 1989-01-12 |
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