JPS60181843A - 実時間タイマ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は回線制御装置等における実時間タイマの構成法
に関する。

〔発明の背景〕

回線制御装置等においては、応答時間監視、障害検出等
を目的として実時間タイマが用いられる。

この場合１回線制御装置等では、通常、１台で複数の回
線を処理するため、実時間タイマは回線対応に用意する
必要がある。

従来、このような実時間タイマは、メモリ中に各回線対
応のタイマ領域を固定的に設け、各タイマ領域を一定時
間毎にスキャンし、その内容を更新することで実現して
いた。

ところで、実時間タイマの使用法としては、時間監視タ
イマのように、ある動作を監視していて、その動作が完
了すると不用となるような使用法がほとんどである。こ
のため、従来のメモリ中に各回線対応にタイマ領域を固
定的に設ける方式では、タイマの有効、無効、回線の使
用にかかわらず、全回線分の全タイマを一様にスキャン
して更新する必要があり、効率が悪いという欠点があっ
た。

〔発明の目的〕

本発明の目的は、上記従来方式の欠点を改善し、不要と
なったタイマ情報を効率よく削除して、有意なタイマ情
報のみをメモリに蓄積するようにした実時間タイマ方式
を提供することにある。

〔発明の概要〕

本発明の要点は、タイマ情報を蓄積する第１のメモリの
他に、該メモリ中のタイマ情報のキャンセルを指示する
情報（キャンセル情報）を保持する第２のメモリを設け
、前記第１のメモリをスキャンしてタイマ情報を更新す
る際、前記第２のメモリを参照し、当該タイマ情報がキ
ャンセル対象である場合、該タイマ情報の領域に他の有
意なタイマ情報を格納して、不要となったタイマ情報を
削除するものである。

〔発明の実施例〕

第１図は本発明の一実施例のブロック図である。

第１図において、■はタイマ情報の蓄積用メモリであり
、２はメモリｌヘタゴマ情報を書き込むアドレスを保持
する書込みアドレスレジスタである。

３は一定時間毎にタイムアウトする固定タイマ、４は各
部の動作を制御する制御回路である。なお、第１図では
制御線は省略している。５はタイマ情報の更新時、メモ
リ１のタイマ情報を順次スキャンするためのアドレスを
保持するスキャンアドレスレジスタである。６はタイマ
情報の更新から次の更新までの間にメモリ１中で不要と
なったタイマ情報のキャンセル情報を保持するメモリで
ある。

７はメモリ１から読み出されたタイマ情報を格納するタ
イマ情報レジスタ、８は更新回路である。

マタ、１０はタイマ情報書込み線、１１はキャンセル情
報書込み線である。第１図では省略したが、タイマ情報
のメモリ１への新規の登録指示、あるいは、キャンセル
情報のメモリ６への登録指示は、外部のプロセッサ等に
より行われる。

書込みアドレスレジスタ２は、メモリ１に蓄積されてい
るタイマ情報中の最上位のアドレス（すなわち、最も上
に積まれているタイマ情報のアドレス）を指している。

タイマ情報のメモリ１への新規の登録要求が発生すると
、制御回路４の制御により書込みアドレスレジスタ２の
内容が＋１され、それで示されるメモリｌのアドレスへ
線１゜のタイマ情報が書き込まれる。タイマ情報の登録
要求が発生する都度、同様の動作を繰り返し、メモリｌ
に順次、新規のタイマ情報が蓄積される。

第２図はタイマ情報のフォーマット例を示したものであ
る。すなわち、タイマ情報は回線番号や時間監視の種類
等を示すフラグ部と、時間データを格納するタイマ部よ
、りなる。なお、タイマ部には初め監視時間の初期値が
設定されている。

一方、上記タイマ情報の新規登録とは独立に固定タイマ
３は一定時間毎にタイムアウト信号を出力する。該固定
タイマ３のタイムアラ１−により。

メモリ１に蓄積されているタイマ情報の更新動作が起動
される。すなわち、固定タイマ３がタイムアラ１〜する
と、制御回路４の制御に基づき、スキャンアドレスレジ
スタ５の内容が所定のタイミンクでＯから順次インクリ
メン１−される。このスキャンアト１ノスレジスタ５の
インクリメント動作により、メモリ１がＯ番地から順次
スキャンされて、そのタイマ情報がレジスタ７に読み出
され、更新回路８でタイマ部の内容が更新された後、メ
モリ１の同一アドレスに再度書き込まれる。このように
してスキャンアドレスレジスタ５の内容が書込みアドレ
スレジスタ２の内容と等しくなると、制御回路４はスキ
ャンアドレスレジスタ５のインクリメン１ル動作を止め
、その結果、１回の更新動作が終了す−る。以下、固定
タイマ３がタイムアウト信号を出力する毎に、か＼るタ
イマ情報の更新動作が繰り返される 上記タイマ情報の更新時、不用となったタイマ情報のメ
モリ１からの削除が以下のようにして行われる。不要ど
なったタイマ情報に対応するキャンセル情報は、随時、
線１１を介してメモリ６へ書キ込まれる。メモリ６は到
来するキャンセル情報を順次スタックするタイプのもの
でよく、該メモリ６には、ある更新動作から次の更新動
作までの間に不要となったタイマ情報に対応するキャン
セル情報が保持されている。キャンセル情報のフォーマ
ットは第２図に示すタイマ情報中のフラグ部と同じもの
である。

さて、タイマ情報の更新時、スキャンアドレスレジスタ
５で示されるメモリ１の該当アドレスのタイマ情報がレ
ジスタ７に読み出されると、制與回路４は該タイマ情報
に対応するキャンセル情報がメモυＧに保持されている
か否か調べる。これは、タイマ情報とキャンセル情報の
回路番号を比較することで行う。そして、該読み出され
たタイマ情報のキャンセル情報がメモリ６に保持されて
いない場合、レジスタ７のタイマ情報は更新回路８で更
新され、メモリ１の同一アドレスに再び書き込まれる。

これは既に述べた通りである。一方、メモυＧに対応す
るキャンセル情報が保持されている場合は、その時のア
ドレスレジスタ２が指すメモリ１内の最も上に積まれて
いるタイマ情報をレジスタ７に読み出し、そのキャンセ
ル情報がメモリ６にないことを確認して、更新回路８で
更新後、その時のスキャンアドレスレジスタ５が指すメ
モリ１のアドレス（すなわち、キャンセルされるべきタ
イマ情報が格納されていたアドレス）へ書き込む。そし
て、アドレスレジスタ２の内容を−１し、メモリ６の該
当キャンセル情報をクリアする。なお、アドレスレジス
タ２が指すメモリ１内のアドレスから読み出されたタイ
マ情報に対し、そのキャンセル情報がメモリ６に保持さ
れている場合は、アドレスレジスタ２の内容を−１し、
それが指すメモリ１内のアドレスのタイマ情報を読み出
すようにする。

以上の動作をメモリ１のスキャン類に行うことにより、
メモリ１内のキャンセルされるべき領域へ、順次有効な
タイマ情報がつめがえられ、不要となったタイマ情報が
メモリ１がら削除される。

上述した制御回路４の機能は、該制御回路４を例えばマ
イクロプロセッサで構成することにより容易に実現可能
である。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、不用な
タイマ情報を毎回スキャンする必要がなく、また、タイ
マ更新毎に不用なタイマ情報が削除されるためタイマの
効率的な更新を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はタイ
マ情報のフォーマツ１−例を示す図である。 １・・・タイマ情報著積メモリ、２・・・書込みアドレ
スレジスタ、３・・固定タイマ、　４・・・制御回路、
５・・スキャンアドレスレジスタ、６・・キャンセル情
報保持メモリ、７・・・タイマ情報レジスタ、８・更新
回路。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）登録要求のあったタイマ情報を蓄積する第１メモ
   リと、前記第１メモリ手段に蓄積されているタイマ情報
   のキャンセル情報を保持する第２メモリとを具備し、前
   記第１メモリを一定時間毎にスキャンしてタイマ情報を
   順次読み出し、その内容を更新して再書込みすると共に
   、該タイマ情報の更新時、前記第２メモリを参照し、前
   記第１メモリから読み出されたタイマ情報がキャンセル
   対象である場合、前記第１メモリ中の該当タイマ情報の
   ７１−”レスに他の有意なタイマ情報を格納することを
   特徴とする実時間タイマ方式。