JPS60181783A - 画像情報記憶装置 - Google Patents
画像情報記憶装置Info
- Publication number
- JPS60181783A JPS60181783A JP59037557A JP3755784A JPS60181783A JP S60181783 A JPS60181783 A JP S60181783A JP 59037557 A JP59037557 A JP 59037557A JP 3755784 A JP3755784 A JP 3755784A JP S60181783 A JPS60181783 A JP S60181783A
- Authority
- JP
- Japan
- Prior art keywords
- address
- frame memory
- bits
- generation circuit
- dimensional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本イ６明は画像情報記憶装置の改良に関する。
近年ＩＣメモリの集積化が進み、且つ低廉化されるにつ
れ、画像ディスプレイのりフレッシュメモリとして、あ
るいは画像処理のための画像メモリ、動画のフリーズを
目的とした画像バッファとして大容量のデジタルメモリ
が使用されるに至った。
れ、画像ディスプレイのりフレッシュメモリとして、あ
るいは画像処理のための画像メモリ、動画のフリーズを
目的とした画像バッファとして大容量のデジタルメモリ
が使用されるに至った。
上記ディスプレイにグラフや図形ｉ＋ターンを表示する
際１表示情報をＲ−Ｇ−Ｂ（３原色）成分に分離し、そ
れぞれに対応したフレームメモリへ逐次展開し、ラスク
タイミングに同Ｊｔｌｌてサイクリックに読出し、モニ
タへその情報を転送することで所望の表示を得ている。
際１表示情報をＲ−Ｇ−Ｂ（３原色）成分に分離し、そ
れぞれに対応したフレームメモリへ逐次展開し、ラスク
タイミングに同Ｊｔｌｌてサイクリックに読出し、モニ
タへその情報を転送することで所望の表示を得ている。
ところで、上記フレームメモリとして、容量的には、通
常横５００画素、縦４００画素の合計２００．０００画
素程度が必要とされる。フレームメモリは一次元的アド
レス空間構造を有し、そのアドレスが図形を展開する座
標空間に論理的に対応する様に構成されている。
常横５００画素、縦４００画素の合計２００．０００画
素程度が必要とされる。フレームメモリは一次元的アド
レス空間構造を有し、そのアドレスが図形を展開する座
標空間に論理的に対応する様に構成されている。
一方１画像情報の処理においては、上記フレームメモリ
をアクセスするに際し％Ｘ座標・Ｙ座標の二次元アドレ
スにより行なわれるのが普通である。従がって、上記の
場合、フレームメモリとして、実際はｊ苛１０２４ドツ
ト、縦５１２ドツトの容量を持つフレームメモリを用意
することが多い。
をアクセスするに際し％Ｘ座標・Ｙ座標の二次元アドレ
スにより行なわれるのが普通である。従がって、上記の
場合、フレームメモリとして、実際はｊ苛１０２４ドツ
ト、縦５１２ドツトの容量を持つフレームメモリを用意
することが多い。
従がって、この場合、結果的にはメモリの使用効率が５
０係程度となり、不経済であった。
０係程度となり、不経済であった。
本発明は、Ｅ記事１、情に基づいてなされたものであり
、フレームメモリへ供給されるＸ−Ｙの二次元アドレス
を一次元アドレスに変換して供給することによりメモリ
サイズの削減をはかり、メモリ使用効率の向上をはかっ
た画像情報記憶装置を提供することを目的とする。
、フレームメモリへ供給されるＸ−Ｙの二次元アドレス
を一次元アドレスに変換して供給することによりメモリ
サイズの削減をはかり、メモリ使用効率の向上をはかっ
た画像情報記憶装置を提供することを目的とする。
本発明は上記目的を実現するため、フレームメモリへ供
給されるＸ−Ｙの二次元アドレスによってアドレス変換
チーノルを索引し一次元アドレスに変換してフレームメ
モリへ供給する構成とした。このため、フレームメモリ
と二次元アドレス生成回路の間にアドレス変換回路を付
加した。このアドレス変換回路は、Ｘアドレスｎビット
とＸアドレスｍビットの少くとも一部が人力すれ、フレ
ームメモリに対しｎ ＋ ｍ ヒツト未満の一次元アド
レスを出力する。このアドレス変換回路はＲＯＭもしく
はＲＡＭ変換テーブルにて構成される。
給されるＸ−Ｙの二次元アドレスによってアドレス変換
チーノルを索引し一次元アドレスに変換してフレームメ
モリへ供給する構成とした。このため、フレームメモリ
と二次元アドレス生成回路の間にアドレス変換回路を付
加した。このアドレス変換回路は、Ｘアドレスｎビット
とＸアドレスｍビットの少くとも一部が人力すれ、フレ
ームメモリに対しｎ ＋ ｍ ヒツト未満の一次元アド
レスを出力する。このアドレス変換回路はＲＯＭもしく
はＲＡＭ変換テーブルにて構成される。
このことよりメモリサイズの削減をはかることが出来、
メモリの使用効率が向上する。
メモリの使用効率が向上する。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は、本発明における画像情報記憶装置の実施例を
示すブロック図である。図゛において、１１は画像情報
が記憶されるフレームメモリである。本発明実施例にお
いて、このフレームメモリ１１は、横５７６画素、縦４
３２画素、ＲＧＢ各々８ビットのトータル７６８ＫＢ（
キロパイト）ＩＣメモリで構成される。このフレームメ
モリ１１へは、アドレス変換回路１３出力である一次元
アドレスが供給される。１２は二次元アドレス生成回路
である。二次元アドレス生成回路１２は、本発明桿旨と
直接関係しないため、詳細を述べないが、ベクトル発生
回路、部分画像切出しのためのアドレス生成回路等が含
まれる。
示すブロック図である。図゛において、１１は画像情報
が記憶されるフレームメモリである。本発明実施例にお
いて、このフレームメモリ１１は、横５７６画素、縦４
３２画素、ＲＧＢ各々８ビットのトータル７６８ＫＢ（
キロパイト）ＩＣメモリで構成される。このフレームメ
モリ１１へは、アドレス変換回路１３出力である一次元
アドレスが供給される。１２は二次元アドレス生成回路
である。二次元アドレス生成回路１２は、本発明桿旨と
直接関係しないため、詳細を述べないが、ベクトル発生
回路、部分画像切出しのためのアドレス生成回路等が含
まれる。
１Ｂは本発明により付加されるアドレス変換回路である
。アドレス変換回路旦は、上記二次元アドレス生成回路
１２により生成出力されるＸアドレス（ラインｚ２１）
、Ｘアドレス（ライン１２２）を−次元アドレス（ライ
ン１３０）へ変換する。内部構造等詳細は第２図に示さ
れる。
。アドレス変換回路旦は、上記二次元アドレス生成回路
１２により生成出力されるＸアドレス（ラインｚ２１）
、Ｘアドレス（ライン１２２）を−次元アドレス（ライ
ン１３０）へ変換する。内部構造等詳細は第２図に示さ
れる。
第２図は第１図におけるアドレス変換回路の実施例を示
す概略ブロック図である。アドレス変換回路Ｌノはアド
レス変換テーブル１３１を主（１゛４成としこのアドレ
ス変換テーブルは本発明実施例では、ＲＯＭで構成され
るものとする。
す概略ブロック図である。アドレス変換回路Ｌノはアド
レス変換テーブル１３１を主（１゛４成としこのアドレ
ス変換テーブルは本発明実施例では、ＲＯＭで構成され
るものとする。
アドレス変換テーブル１３１には、二次元アドレス生成
回路１２出力であるＸアドレス９ビツトと、Ｘアドレス
１０ビット中、上位４ビツトが入力アドレスとして供給
される。アドレス変換テーブル１３１により、１２ビツ
トに変換出力される内容は二次元アトＶス生成回路１２
出力であるＸアドレス１０ビツトのうち、下位の残り６
ビツトと合成され、１８ビツトの１次元アドレスとして
フレームメモリ１１へ供給される。
回路１２出力であるＸアドレス９ビツトと、Ｘアドレス
１０ビット中、上位４ビツトが入力アドレスとして供給
される。アドレス変換テーブル１３１により、１２ビツ
トに変換出力される内容は二次元アトＶス生成回路１２
出力であるＸアドレス１０ビツトのうち、下位の残り６
ビツトと合成され、１８ビツトの１次元アドレスとして
フレームメモリ１１へ供給される。
第３図は、従来例におけるメモリ使用効率と本発明を実
施したことにより得られるメモリ使用効率を図示した概
念図である。それぞれ（ａ） （ｂ）で示されている。
施したことにより得られるメモリ使用効率を図示した概
念図である。それぞれ（ａ） （ｂ）で示されている。
以下、本発明実施例に動作につき詳細に述べる。まず、
二次元アドレス生成回路１２から二次元アドレスが５７
６画素×４３２画素のイメージで出力される。即ち、Ｘ
アドレス１０ビツト、Ｘアドレス９ビツトが二次元アト
シスとして出力される。二次元アドレスを構成するこれ
らアドレスビットは、アドレス変換回路１３へ入力され
、−次元アドレスに変換される。
二次元アドレス生成回路１２から二次元アドレスが５７
６画素×４３２画素のイメージで出力される。即ち、Ｘ
アドレス１０ビツト、Ｘアドレス９ビツトが二次元アト
シスとして出力される。二次元アドレスを構成するこれ
らアドレスビットは、アドレス変換回路１３へ入力され
、−次元アドレスに変換される。
ところで５７６画素×４３２画素く２ であるため、−
次元アドレスとして１８ビット必要で、もろことは言う
までもない。ＸアトＶス１０ビット、Ｙアドレス９ビッ
トを一次元アドレス１８ビットに変換する例を第２図を
使用して説明する。まず、Ｙアドレス９ビツトの全てと
、Ｘアドレスのうち上位３ビツトは、ＲＯＭによって構
成されるアドレス変換テーブル１３ノ（アドレス変換回
路りりζ二供給される。アドレス変換テｊプル１，９１
の出力は１２ピツトである。−次元アドレスは、このア
ドレス変換テーブル１．９１の１２ビツト出力とＹアド
レスの下位６ビツトとを合成すること（二より得られる
。
次元アドレスとして１８ビット必要で、もろことは言う
までもない。ＸアトＶス１０ビット、Ｙアドレス９ビッ
トを一次元アドレス１８ビットに変換する例を第２図を
使用して説明する。まず、Ｙアドレス９ビツトの全てと
、Ｘアドレスのうち上位３ビツトは、ＲＯＭによって構
成されるアドレス変換テーブル１３ノ（アドレス変換回
路りりζ二供給される。アドレス変換テｊプル１，９１
の出力は１２ピツトである。−次元アドレスは、このア
ドレス変換テーブル１．９１の１２ビツト出力とＹアド
レスの下位６ビツトとを合成すること（二より得られる
。
５７Ｇ画素×４３２画素（１画素につき、ＲＧＢ）−タ
ル３バイト）のｊｆｂｊ像をＧ己イ含する場合、Ｘ−Ｙ
の二次元アドレスをダイレクトにフレームメモリ１１へ
供給する場合には１５３６Ｋ］３がフレームメモリ１ノ
の容量として必要になる。これに対し１本発明実施例で
は、同一画像をその半分の容量、即ち７６８ ＫＢにて
収納あるいは利用することが出来る。このことは第３図
に明確に示されている。
ル３バイト）のｊｆｂｊ像をＧ己イ含する場合、Ｘ−Ｙ
の二次元アドレスをダイレクトにフレームメモリ１１へ
供給する場合には１５３６Ｋ］３がフレームメモリ１ノ
の容量として必要になる。これに対し１本発明実施例で
は、同一画像をその半分の容量、即ち７６８ ＫＢにて
収納あるいは利用することが出来る。このことは第３図
に明確に示されている。
以上説明の如く本発明によれば、フレームメモリの容Ｆ
Ａ削減をはかることが出来、従ってメモリの使用効率が
向、ヒする。
Ａ削減をはかることが出来、従ってメモリの使用効率が
向、ヒする。
第１図は本発明の実施例を示すブロック図、第２図は第
１図におけるアドレス変換回路の詳細を示すブロック図
、第３図は従来例におけるメモリ使用効率と本発明を実
施することによりイ１．すられる使用効率を図示した概
念図であり、それぞれｆａ） ｆｂ）で示されている。 １１・・・フレームメモリ、１２・・・二次元アドレス
生成回路、１ノ・・・アドレス変換回路、１３ノ・・・
アドレス変換テーブル。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 （ａ） （ｂ）
１図におけるアドレス変換回路の詳細を示すブロック図
、第３図は従来例におけるメモリ使用効率と本発明を実
施することによりイ１．すられる使用効率を図示した概
念図であり、それぞれｆａ） ｆｂ）で示されている。 １１・・・フレームメモリ、１２・・・二次元アドレス
生成回路、１ノ・・・アドレス変換回路、１３ノ・・・
アドレス変換テーブル。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 （ａ） （ｂ）
Claims (1)
- 画像情報を記憶するフレームメモリと、Ｘ・Ｙの二次元
アドレスを生成し上記フレームメモリへ供給するアドレ
ス生成回路と、上記フレームメモリとアドレス生成回路
の間に設けられ、上記アドレス生成回路によって供給さ
れるｎビットのＸアドレス及びｍビットのＹアドレスの
うちの一部を入力とし、上記フレームメモリに対しｎ十
ｍビット未満のアドレス情報を出力するアドレス変換回
路とを具備することを特徴とする画像情報記す、α側Ｌ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037557A JPS60181783A (ja) | 1984-02-29 | 1984-02-29 | 画像情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037557A JPS60181783A (ja) | 1984-02-29 | 1984-02-29 | 画像情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181783A true JPS60181783A (ja) | 1985-09-17 |
Family
ID=12500814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037557A Pending JPS60181783A (ja) | 1984-02-29 | 1984-02-29 | 画像情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275485A (ja) * | 1985-09-27 | 1987-04-07 | 日立電子エンジニアリング株式会社 | デイスプレイ装置 |
| JPS636645A (ja) * | 1986-06-27 | 1988-01-12 | Nec Corp | 二次元メモリアドレスアサイン方式 |
-
1984
- 1984-02-29 JP JP59037557A patent/JPS60181783A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275485A (ja) * | 1985-09-27 | 1987-04-07 | 日立電子エンジニアリング株式会社 | デイスプレイ装置 |
| JPS636645A (ja) * | 1986-06-27 | 1988-01-12 | Nec Corp | 二次元メモリアドレスアサイン方式 |
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