JPS60177720A - スイツチングマトリクス駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スイッチングマトリクスの駆動回路に関し、
特に、ｎｐｎトランジスタを用いた差動型電流切換スイ
ッチングマトリクスのだめの駆動回路に関する。この型
のスイッチングマトリクスは、例えば、高速デジタル・
アナログ変換器（以下ＤＡＣと略記）の要部として、有
用である。

〔発明の背景〕

集積回路に適した高速ＤＡＣとして、セグメント型ＤＡ
Ｃが周知である。その−例として、ｌ５ＳＣＣ７９，Ｔ
Ｉ−ＩＰＭ　１４．　２．　”Ａ口Ｊｎｂｅｒｅｎ、ｔ
ｌｙ　ＭｏｎｏｆｏｎｉＣ１２ｂ　ＤＡＣ”　（第１７
８〜１７９，２９２〜２９３頁）には、下位９ビツトに
対して゛はしご型を用い、上位３ビツトに対してセグメ
ント型を用いたＤＡＣが記載されており、その上位３ビ
ツトに対する回路は、参照記号を変更した以外は、第１
図のとおりである。

第１図の回路は、大別すれば、スイッチングマトリクス
１と駆動回路２からなる。スイッチングマｌ−’Ｊクス
１は、本質的には、定電流源Ｉｏ〜Ｉ７の内から、入力
２進符号Ｄ１〜Ｄ３が表わす個数のものを、■ｏから順
に出力端子Ｉ　ＯＵＴ　に接続する１、一種のデコーダ
である。各定電流源に接続された４個のｎ　ｐ　ｎ　）
ランジスタ（例えば、１０に接続されたＳＩｏ　＋　８
２０　＋　８３０　＋　Ｓｏ　）は、差動型電流切換ス
イッチング回路を構成し、周知のＩＬ　ＣＪ、　（別名
ＣＭ　Ｌ又はＣＳ　Ｌ　）の変形と見ることができるも
のであって、それらの内でベース電位の最も高いものだ
けが導通するように接続されている。

他方１．駆動回路２は、２進入力１）＋〜Ｉ）３にそれ
ぞれ接続された、ｐｎｐ）ランジスタによる３組のＥ　
ＣＬからなる。ただ、それらの出力電位については、低
レベルは、コレクタ電源電位Ｖ　ｂ　ニはぼ等しいから
、同一であるけれども、高レベルは、コレクタ負荷抵抗
の選定により、上位桁はど高くなるように設定されてい
る。すなわち、ＤｏｌとＤｏｔでは高レベル出力をＶｂ
　＋　２　Ｖ、　ＤＯ２とＤＯ２では同じ＜Ｖｂ＋１．
５Ｖ、ＤｏａとＤｏａでは同じ＜Ｖｂ＋ＩＶとし、そし
て、Ｖｒ　ＩＩ　をＶｂ十０．５ｖに設定しである。

今、入力２進杓号が’　ｏ　ｏ　ｏ　”であるとすれば
、Ｄｏｔ　＋　Ｄｏｚ　＋　Ｄｏ３１″ｌ：Ｖｂ　、　
Ｄｏｔ　ｌ”ｌ：Ｖｂ　＋２　Ｖ、Ｄ（１２はＶ　ｂ　
４−１．５　Ｖ、、ＤｏａはＶｈ＋ｌＶｆある。したが
って、■ｏに接続された４個のトランジスタにおいては
Ｖｒｅｌ　を受けるＳｏが導通して、■ｏが一８Ｃ端子
に接続される。■１についてはＤｏａを受ける８３Ｎが
導通し、１２及び■３についてはＤＯ２を受ける８２２
及び８２３が導通し、Ｉ４〜■７についてはＤｏｔを受
けるＳＩ４〜Ｓ１７が導通し、かくてＬ〜■７はすべて
Ｉ　０ＩＪＴ　端子に接続される。なお、ＳＣ端子に供
給された電流は、下位９ビツトに対する回路部分に供給
される。

次に、入力２進符号が“’　００１　”になれば、Ｄｏ
ａがＶｂ＋１ｖでＤｏａがＶｂとなるほかは前記の場合
と同じである。したがって、■ｏはＤｏａを受けるＳ３
ｏを通ってｌ０ＵＴ端子に接続され、ＩＩはＶｒｅｆ　
を受けるＳｌ　を通ってＳＣ端子に接続され、■２〜■
７は前記の場合と同様にｌ０ＬＩ？　端子に接続される
。以Ｆ同様にして、一般に、人、ＩＩ　２進符号が表わ
す１０進数をｐとすれば、■ｏ〜ｌ１１−］がｌ０ＩＩ
Ｔ　、Ｉ　ｐがＳＣ，１，。Ｉ〜Ｉ７が１ＯＵＴの各端
子に接続される。ｌ０ＵＴ　端子における電流の総和は
、入力２進直のアナログ変換値に他ならない。

このようなセグメント型Ｄ　Ａ　Ｃの特徴の一つは、切
換えノイズ（グリッチ）が小さいことである。

すなわち、最上位ビットの切換点（例えば’０１１”と
’　１００　”の間の変化点）においても、ｌ０ＬＩＴ
　端子に接続される電流源の増０１．は１個のみである
。このため、この型の回路は、コンピュータ出力のディ
スプレー用など、高速のＩ）　Ａ　Ｃに適している。

しかしながら、第１図の回路は１．ｉ駆動回路２の素子
としてｐＩ］ｐトランジスタを用いている点に問題があ
る。ｐ　ＩＩ　ｌ）　トランジスタは、ｎｐｎ）ランジ
スクよりもスイッチング速度が本来的に遅い。

のみならず、集積回路では、ｎ　ｐ　ｎ　ｌ−ランジス
タ群と共存するｐＩＩ　ｐトランジスタは、横型（ラテ
ラル）に形成されるのが普通であるところ、この型のト
ランジスタは、その構造上、遮断周波数が低くならざる
をえない。そのため、第１図の回路は、速度が制限され
、数百Ｍ　Ｉ−Ｊ　Ｚ程度のデジタルデータ入力速度に
対処するのは極めて困難である。

とはいえ、第１図の回路における駆動回路２の構成回路
として、従来のｎｐｎトランジスタＥ　ＣＬをそのまま
使用することはできない。なぜなら、普通の１１　ｐ　
ｎ　トランジスタＥ　ＣＬの高レベル出力は、オフ状態
にあるトランジスタのコレクタ電位であるから、それは
実質」ニコレクタ電源電位に等しく、シたかつ−Ｃ１共
通のコレクタ電源から給電するｌ沢り、抜数のスイッチ
ンク回路の高レベル出力は同一電位となり、それては、
スイッチングマトリクス１に前記のような動作を行なわ
せることができないだめである。

〔発明の目的〕

本発明の目的は、前記の型のスイッチングマトリクスの
だめの、より高速な駆動回路を提供することにある。

〔発明の概要〕

本発明の要点は、前記駆動回路の構成回路として、ｆ］
ｐｎトランジスタによる差動型電流切換スイッチング回
路を使用するとともに、各トランジスタのオフ時におけ
るコレクタ電位をコレクタ電源電位とは異なる値に規整
する回路手段を少なくとも一部のスイッチング回路に付
加し、この回路手段の調整によって、各スイッチング回
路の高レベル出力を互に異なる値に設定するところにあ
る。

〔発明の実施例〕

第２図は、本発明の第１の実施例を示す。同図月− は３ビツト入力に村する駆動回路の例であり、ブロック
１は第１図のスイッチングマトリクス１と全く同じもの
である。

各回路Ａ−Ｃは、基本的にはｎｐｎトランジスタによる
通常のＥＣＬと同じであって、各トランジスタは非飽和
領域で動作し、両ベース入力の相対的高低間係に応じて
定電流Ｔｏが一方又は他方のトランジスタに切換えられ
る。この実施例の特徴は、トランジスタのオフ時におけ
るコレクタ電位をコレクタ電源電位とけ異なる値に規整
するために、Ｒｈ　ｒ　Ｒ２１＋　ＲＩ３１がそれぞれ
付加された点にある。

各回路Ａ−Ｃの出力Ｄｏｔ及びＤｏｔ　、　ＤＯ２及び
Ｄｏｚ　＋　Ｄｏｓ及びＤＯ３の高（ＩＩ　ＩＩＩ　）
　レベルと低（”　０　”　）レベルの値を、それぞれ
Ｖ旧とＶＬ、　。

Ｖ）＋２とＶｌ２　、　Ｖ）＋３とＶＬ３　とすると、
第１図ノスイッチングマ）　ｌ）クス１を駆動するため
には、次の条件が満たされねばならない。

ＶＬＩ　、　Ｖｌ２　、　Ｖｌ３　＜Ｖｒ−ｔ　−−−
（１）Ｖｌｎ　＞　Ｖｔ１２　＞　Ｖｌ３　＞　Ｖ、−
１−−−（２）ところで、ＶＬ、〜ＶＬ３は、各トラン
ジスタが飽和しない範囲で設定され、通常、 Ｖｔ４−Ｖｌ２　＝　Ｖｌ３　＝　ＶＬ　−−−（３）
したがって、Ｉｏ　を負として、 ＶＬ／ｌ０＝Ｉ％１１＋几１２　”　Ｒ２１＋Ｒ２２”
　Ｒ３ｓ＋几３２・・・・・・・・・（４） ま献ＶＨＩ　＝、Ｒ＋＋−１，ｇ、、、、　Ｖｌ（２”
Ｒｚ＋　Ｉｏ　＋　Ｖｌ３２Ｒ＋３＋　Ｉ。

であるから、Ｉｏが負であることに留意して、（２）よ
シ、 几ｓｌ＜　Ｒ１２１＜　Ｒ３１・・団・・・・（５）す
なわち、諸抵抗値を（４）及び（５）が満足されるよう
に選定する。例えば、■ｏ−１ｍＡとして、Ｒｏｌｌ＝
３００Ω、Ｒ１□＝８００Ω、Ｒ＋２１＝　５００Ω、
几、□＝６００Ω、Ｒ３＋＝７００Ω、Ｒ３ｚ”４００
Ωとすることができる。

第３図は第２の実施例の１ビット分の回路を示す。この
実施例の特徴は、トランジスタのオフ時におけるコレク
タ電位をコレクタ電源電位とは異なる値に規整するため
に、Ｒ＋、４を付加した点にある。トランジスタＱ＋３
又はＱ１０のコレクタから負荷側を見た抵抗値Ｒｏは、 ■も。＝Ｉ（、＋３（几１３＋１も＋４　）　／　（２
Ｒ１３＋几１４）したがって、低レベル出力すなわちオ
ン状態にある側のトランジスタのコレクタ電位ＶＬと、
高レベル出力すなわちオフ状態にある側のトランジスタ
のコレクタ電位Ｖ　ｎは、それぞれ、Ｖｌ、＝　Ｉ　ｏ
　Ｉ（、ｏ　＝　ＩＯＩＬ＋３　（Ｒ，＋３＋１（、＋
４）／　（２Ｒ＋　３＋Ｒ，１４）・・・・・・・・・
（６） Ｖｎ＝Ｖ＋、Ｒ＋　３／　（Ｒ，１３千Ｉ（ＩＩ　４　
）　＝　Ｉ　ｏ　Ｒ＋　３’／（２Ｒ＋ａ　＋Ｒ，＋　
＜　）・・・・・・・・・（７） したがって、複数個の同様な回路に対して、■。

を一定として、Ｒ１３とＲ１４を適当に選ぶことにより
、ｖＬをほぼ同一にしなからＶ）ｌを互に異なる値に設
定することが可能である。

第４図は第３の実施例の１ビット分の回路を示す。この
実施例の特徴は、トランジスタのオフ時におけるコレク
タ電位をコレクタ電源電位とは異なる値に規整するだめ
に、定電流源１１　を伺加した点にある。この回路にお
ける低レベル出力ＶＬと高レベル出力ＶＨは、それぞれ
、 ＶＬ＝几ｚｓ　（Ｉ　ｏ　＋　Ｉ　ｌ）　−−−（８）
Ｖ　Ｈ＝　Ｒｌｓ　Ｉ　ｌ−−−（９）したがって、複
数個の同様な回路に対して、「■。

＋１１」の値を一定に保ちつつ■１（及びＩＯ）の値を
変えることにより、ｖしは同一のまｔＶＨだけを互に異
ならせることができる。定電流源ＩＩの代シに適当な値
の抵抗を用いてもほぼ同様の結果が得られる。

なお、各回路におけるＤＩ大入力、通常のＥＣＬと同様
に適当な定電位が与えられてもよい。また、スイッチン
グマトリクス１についても、セグメント型１）ＡＣに限
らず、デコーダあるいは符号変換器等として構成された
ものであってよい。例えば、トランジスタ５ｏ−８７の
各コレクタを各別の出力端子に接続すれば、デコーダが
得られるし、また、ＩｏＵＴ　端子に集められている出
力を各定電流源ごとに分けてそ・れぞれの端子を設けれ
ば、ｔｔ　Ｉ　ｎ出力を生じる端子の個数によって表わ
される符号（温度計符号）に変換する回路が得られる。

更に、前記各実施例では、トランジスタのオフ時におけ
るコレクタ電位をコレクタ電源電位とは異なる値に規整
する手段を、駆動回路中のすべてのスイッチング回路に
設けたが、必ずしもそうする必要はなく、最高の出力電
位（ＶＨＩ　）を発生すべきスイッチング回路において
はこれを省略してもより。例えば、第１の実施例におい
て、ＲＩＮ＝０とし、几、□と几、１を（４）及び（５
）の条件を満足するように選定することができる。

〔発明の効果〕

本発明の駆動回路は、ｎｐｎ）ランジスタを非飽和領域
で使用し、入力レベルもＣＮＬ　（ＥＣＬ）と同じでよ
いから、非常な高速動作が可能であり、したがって、そ
れとｎｐｎ）ランジスタを用いた差動型電流切換スイッ
チングマトリクスとの組合せ、更にはその応用であるセ
グメント型ＤＡ（。

デコーダ等の動作速度が、著しく改善される。

【図面の簡単な説明】

第１図は従来のセグメント型ＤＡＣの回路図、第２図な
いし第４図はそれぞれ本発明の第１なりし第３の実施例
の回路図である。 Ｑ　＋　ｊ・・・ｎｐｎトランジスタ、Ｉ）＋、Ｉ）＋
・・デジタル入力、Ｄｏｔ　＋　Ｄｏｔ・・・出力、Ｉ
ｏ・・・定電流源、Ｒｈ　＋　Ｒ２１＋　Ｒ３１、Ｒ１
４及び■１　・・・トランジスタのオフ時におけるコレ
クタ電位をコレクタ電源電位とは異なる値に規整するだ
めの抵抗及び定電流源。 代理人　弁理士　野萩　守 （ほか１名） 躬　２　久 第　３　国 第　４　国

Claims (1)

【特許請求の範囲】
1. １、入力ビツト数に等しい個数の差動型電流切換スイッ
   チング回路を備え、これらスイッチング回路のそれぞれ
   は、各エミッタが直接相互接続された２個のｎｐｎトラ
   ンジスタと、その相互接続点に接続された定電流源と、
   両トランジスタのベースの少なくとも一方に接続された
   ビット入力端子と、両トランジスタの各コレクタに接続
   された出力端子と、各コレクタに接続された負荷回路と
   を治し、特徴として、前記諸スイッチング回路の少なく
   とも一部のものは、各１−ランジスタのオフ時における
   コレクタ電位をコレクタ電源電位とは異なる値に規整す
   る回路手段を備え、この回路手段により前記諸スイッチ
   ング回路の出力電位が低レベルでは同程度で高レベルで
   は互に異なる値に設定された、１１ｐｎトランジスタを
   用いた差動型電流切換スイソチングマ）　ｌ）クスのだ
   めの駆動回路。