JPS60173855A - 集積回路 - Google Patents
集積回路Info
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- JPS60173855A JPS60173855A JP2852284A JP2852284A JPS60173855A JP S60173855 A JPS60173855 A JP S60173855A JP 2852284 A JP2852284 A JP 2852284A JP 2852284 A JP2852284 A JP 2852284A JP S60173855 A JPS60173855 A JP S60173855A
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- wiring
- supply wiring
- circuit
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- 238000000034 method Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- 230000005012 migration Effects 0.000 abstract 2
- 238000013508 migration Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマスタースライス方式の集積回路の電源配線に
関するものである。
関するものである。
次に従来技術について図？ｉＩＩを用いて詳細に説明す
る。
る。
第１図に一般的ｒｌ Ｃ−Ｍ Ｏ８のマスタースライス
方式の集積回路のチップ内の電源配線の概略を示す。第
２図は基本セル周辺（第１図ａ ０１Ｓ）の拡大図を示
す。第３図は！８１４２図を論理回路ζこ渦き換えて概
念的に示したものである。
方式の集積回路のチップ内の電源配線の概略を示す。第
２図は基本セル周辺（第１図ａ ０１Ｓ）の拡大図を示
す。第３図は！８１４２図を論理回路ζこ渦き換えて概
念的に示したものである。
電源配線は大きく分けてチップ周辺の電源配線２、堀源
袖強配線３、セル内の′魁源配紛４の３つにより構成さ
れる。そして、＠基′；＋、論均回路９にはホンディン
ク・バッド５よりチップ周辺の電源配線２、電諒補強配
称３、セル内の電源配線４を介して′を電源か供給され
る。ところが、従来はマスタースライス方式の集積回路
に於ける′白）、ωｉｌ配線のライン幅が固定であった
為、以下に述へる様な問題が住じた。
袖強配線３、セル内の′魁源配紛４の３つにより構成さ
れる。そして、＠基′；＋、論均回路９にはホンディン
ク・バッド５よりチップ周辺の電源配線２、電諒補強配
称３、セル内の電源配線４を介して′を電源か供給され
る。ところが、従来はマスタースライス方式の集積回路
に於ける′白）、ωｉｌ配線のライン幅が固定であった
為、以下に述へる様な問題が住じた。
第４図はＣ−Ｊ＼Ｊ０ｓのインパーク回路、第５図は同
回路の動作電圧と電流のタイムチャートケ示す。
回路の動作電圧と電流のタイムチャートケ示す。
例えは、Ｃ，ＭＣｊＳのインバータ回路では入カＨ形（
Ｖｊｎ ）が１１“レベルからゝ０“レヘルヘ立下がる
時、出力は反転して負荷容ｙ”７ｊ（（ＣＬ ） ＩＱ
を０からＶＤＤ−７で発電する。この充電の為にＶ’Ｄ
ＤよりＯＮ状態のＰチャネルＭＯ８ＬＩ″ＥＴを通して
霜、源電流（Ｉｎｐ ）が流れる。
Ｖｊｎ ）が１１“レベルからゝ０“レヘルヘ立下がる
時、出力は反転して負荷容ｙ”７ｊ（（ＣＬ ） ＩＱ
を０からＶＤＤ−７で発電する。この充電の為にＶ’Ｄ
ＤよりＯＮ状態のＰチャネルＭＯ８ＬＩ″ＥＴを通して
霜、源電流（Ｉｎｐ ）が流れる。
全く逆に入力波形が′０“レベルから′１“レベルへ立
上がる時、ＣＬか放電してＩＤＮかＮチャネルＭＯ５Ｆ
ＥＴを通しでＶｓｓへ流れる。
上がる時、ＣＬか放電してＩＤＮかＮチャネルＭＯ５Ｆ
ＥＴを通しでＶｓｓへ流れる。
この充放電による電源電流が動的消費電流であり、ＩＤ
Ｉ）及びＩＤＮはそれぞれ で表わされる。
Ｉ）及びＩＤＮはそれぞれ で表わされる。
従って、平均消費電流１Ｄｐ（Ａｖｅ、）及びＩＤＮ（
Ａｖｅ、）はそれそイ１ となる。ここでＴは当該論理回路の動作周波数（サイク
ルタイム）である。
Ａｖｅ、）はそれそイ１ となる。ここでＴは当該論理回路の動作周波数（サイク
ルタイム）である。
（３） 、 （４）式より平均消費電流はサイクルタイ
ム（Ｔ）に反比例することがわかる。つ才り、Ｃ−Ｍ’
Ｏ８回路等の入力パルスの周波数に平均消費電流が依存
する様な回路では入力パルスの周波数を上げて高速動作
をさせると平均消費電流が増大して、電源配線のマイク
レージョンによる断線等、信頼性を著しく劣化させる可
能性が生じる。
ム（Ｔ）に反比例することがわかる。つ才り、Ｃ−Ｍ’
Ｏ８回路等の入力パルスの周波数に平均消費電流が依存
する様な回路では入力パルスの周波数を上げて高速動作
をさせると平均消費電流が増大して、電源配線のマイク
レージョンによる断線等、信頼性を著しく劣化させる可
能性が生じる。
尚、上記の問題を解決する手段としては、第６図に示す
様に初めからワースト・ケースを予想して電源配線のラ
イン幅を十分太くしておくことが考えられるが、必要以
上に電源配線のライン幅を太くすると新たに次の様な欠
点か生じる。
様に初めからワースト・ケースを予想して電源配線のラ
イン幅を十分太くしておくことが考えられるが、必要以
上に電源配線のライン幅を太くすると新たに次の様な欠
点か生じる。
まず、第２図と第６図を比較するとわかる様にＡ ＩＪ
１ （７）及びＡ１２（８１の配線領域が狭くなる為
、実効配線量が減りＬＳＩの配線処理上大きなテメリッ
トとなる。
１ （７）及びＡ１２（８１の配線領域が狭くなる為
、実効配線量が減りＬＳＩの配線処理上大きなテメリッ
トとなる。
次に第７図に示す様に信号ライン（ＡＡ２（８）で示し
ている）と電源配線４のクロスする領域が広くなる為、
信号ラインの配線容量が大きくなり当該、信号ラインの
駆動回路の遅延時間か増大する。
ている）と電源配線４のクロスする領域が広くなる為、
信号ラインの配線容量が大きくなり当該、信号ラインの
駆動回路の遅延時間か増大する。
実際には、Ａ１２（８）が電源配線４とクロスしない時
の単位長さ当りの配線容量をＣ０１２とすると、クロス
した時の単位長さ当りの配線容量Ｃ’ｏ １３ （Ｃ’
０＝Ｃ１＋Ｃ２）はＣＯ１２の約３倍程度となる。
の単位長さ当りの配線容量をＣ０１２とすると、クロス
した時の単位長さ当りの配線容量Ｃ’ｏ １３ （Ｃ’
０＝Ｃ１＋Ｃ２）はＣＯ１２の約３倍程度となる。
本発明の目的は、削記の如き従来の問題点を除去するも
のであり、マスタースライス方式の集積回路の電源配線
のマイクレージョンによる断線等信頼性の低下を防止す
るという効果を有するマスタースライス方式の集積回路
を提供することにある。
のであり、マスタースライス方式の集積回路の電源配線
のマイクレージョンによる断線等信頼性の低下を防止す
るという効果を有するマスタースライス方式の集積回路
を提供することにある。
本発明の特徴はマスタースライス方式の集積回路の電源
配線のマイクレージョンによる断線等を防止する為に、
電源配線のライン幅を可変としマスタースライス方式の
集積回路に高速動作で使用する論理回路を設ける場合は
電源配線のライン幅を太くシ、逆に低速動作で使用する
論理回路を設ける場合は電源配線のライン幅を細くする
といった様に、当該論理回路の動作周波数（装置でのマ
シンサイクル）を考慮して最適な電源配線のライン幅を
決定するものである。
配線のマイクレージョンによる断線等を防止する為に、
電源配線のライン幅を可変としマスタースライス方式の
集積回路に高速動作で使用する論理回路を設ける場合は
電源配線のライン幅を太くシ、逆に低速動作で使用する
論理回路を設ける場合は電源配線のライン幅を細くする
といった様に、当該論理回路の動作周波数（装置でのマ
シンサイクル）を考慮して最適な電源配線のライン幅を
決定するものである。
次に本発明の実施例について図面を用いて旺細に説明す
る。
る。
第８図及び第９図は本発明の一実施例であり、マスター
スライス方式の集積回路に於いて電源配線４の配線幅を
可変として装置でのマシンサイクルを考慮して最適化し
たものである。
スライス方式の集積回路に於いて電源配線４の配線幅を
可変として装置でのマシンサイクルを考慮して最適化し
たものである。
つまり、マスタースライス方式の集積回路を高速動作（
速いマシンサイクル）で使用する場合は第８図に示す様
に電源配ｌｆＭ４のライン幅を太くし、逆に低速動作（
遅いマシンサイクル）で使用する場合は第９図に示す様
に細くするものである。
速いマシンサイクル）で使用する場合は第８図に示す様
に電源配ｌｆＭ４のライン幅を太くし、逆に低速動作（
遅いマシンサイクル）で使用する場合は第９図に示す様
に細くするものである。
以下、電源配線４のライン幅を決定する際の目安につい
て簡単に述べる。
て簡単に述べる。
菫ず、電源ライン４に流れる平均消費電流の最大値Ｉｎ
ｐ（Ｍａｘ、）を考える。第１０図は平均消費電流に注
目し、第３図を書き替えた等価回路である。
ｐ（Ｍａｘ、）を考える。第１０図は平均消費電流に注
目し、第３図を書き替えた等価回路である。
ここで、セル内の電源配線４にチップ周辺の電源配線２
と電源補強配線３から等しく電流が流れ込むと仮定する
と平均消費電流の最大値はｎ：３人力ＮＡＮＤ回路数 とまる。
と電源補強配線３から等しく電流が流れ込むと仮定する
と平均消費電流の最大値はｎ：３人力ＮＡＮＤ回路数 とまる。
次に上記の結果より最適な電源配線４のライン幅につい
て考える。一般にマイクレージョン限界のライン幅は Ｗニラ４フ幅、ｔニラインの厚さ に：許容電流密度（Ａ／ゴ〕 で表わされる。
て考える。一般にマイクレージョン限界のライン幅は Ｗニラ４フ幅、ｔニラインの厚さ に：許容電流密度（Ａ／ゴ〕 で表わされる。
従って、電源配線４のライン幅は、（５）式でめた平均
消費電流の最大値を（６）式に代入し、（６）式の不等
号を満足する様、求めれは良いことがわかる。
消費電流の最大値を（６）式に代入し、（６）式の不等
号を満足する様、求めれは良いことがわかる。
本実施例の様に電源配線４のライン幅を装置でのマシン
サイクルを考慮して最適化すれは、高速動作時の電源配
線４のマイクレージョンによる断線等を防止するという
効果がある。
サイクルを考慮して最適化すれは、高速動作時の電源配
線４のマイクレージョンによる断線等を防止するという
効果がある。
又、第９図かられかる様に低速動作時は信号ライン７の
配線の為の領域を広く確保でき実効配線量を増加させ得
ると共に信号ラインの電源配線とのクロスする領域を狭
くできる為、信号ラインの１＄−位長さ当りの配＃Ｉ谷
重か小さくなり（クロス時の約１／３）遅延時間も小さ
く出来るという効果がある。
配線の為の領域を広く確保でき実効配線量を増加させ得
ると共に信号ラインの電源配線とのクロスする領域を狭
くできる為、信号ラインの１＄−位長さ当りの配＃Ｉ谷
重か小さくなり（クロス時の約１／３）遅延時間も小さ
く出来るという効果がある。
尚、本実施例ではセル内の電源配線４に着目して述べた
が、本発明の目的とするところはマスタニスライス方式
の集積回路内のすべての電源配線のライン幅を司変とす
るものである。
が、本発明の目的とするところはマスタニスライス方式
の集積回路内のすべての電源配線のライン幅を司変とす
るものである。
以上、述べた如き構成であるから本発明にあっては次の
如き効果を得ることができる。
如き効果を得ることができる。
１、高速動作で使用時は′＃ＩＬ諒配線のマイクレージ
ョンによる断線等を防止でき、その結果、マスタースラ
イス方式の集積回路の信頼性向上が実現できる。
ョンによる断線等を防止でき、その結果、マスタースラ
イス方式の集積回路の信頼性向上が実現できる。
２、低速動作で使用時は信号ラインの配線領域が拡大で
きる為、実効配線量が増加して配線の為の工数低減がで
きる。
きる為、実効配線量が増加して配線の為の工数低減がで
きる。
第１図は一般的なＣ−ＭＯＢのマスタースライス方式の
諏稙回路のナツプ内の電源配線概略図、第２図は第１図
の基本セル周辺の拡大図、第３図は基本セルを使用した
回路構成図、第４図はＣ−ＭＯ８回路（インバータ回路
）図、第５図は第４図のインバータ回路の動作電圧と′
電流のタイムヂャート図、第６図は第２図の電源配線の
ライン幅をワースト・ケースを予想し太くした拡大図、
第７図は第６図の信号配線と電源配線の立体図、第８図
及び第９図は本発明の一％施例であるマスタースライス
方式の集積回路の電源配線のライン幅を最適化した説明
図、第１０図は平均消費電流に注目し、＠３図を書き替
えた等価回路図である。 １・・・チップ、 ３・・・′ａ源袖強配線。 ４・・・セル内の電源配線。 ５・・・ホンデ（ンク拳バッド。 ６・・・基本セル。 １０・・・負荷容量。 １１・・・基板。 １４・・・電流源。 第 ｌ 図 ４ 第２図 第 ３ 叫 第５図 ＩＤＮ ｍ−Ｎ−ｍ− 第 乙 し］ 第 ７図 第 ８ 回
諏稙回路のナツプ内の電源配線概略図、第２図は第１図
の基本セル周辺の拡大図、第３図は基本セルを使用した
回路構成図、第４図はＣ−ＭＯ８回路（インバータ回路
）図、第５図は第４図のインバータ回路の動作電圧と′
電流のタイムヂャート図、第６図は第２図の電源配線の
ライン幅をワースト・ケースを予想し太くした拡大図、
第７図は第６図の信号配線と電源配線の立体図、第８図
及び第９図は本発明の一％施例であるマスタースライス
方式の集積回路の電源配線のライン幅を最適化した説明
図、第１０図は平均消費電流に注目し、＠３図を書き替
えた等価回路図である。 １・・・チップ、 ３・・・′ａ源袖強配線。 ４・・・セル内の電源配線。 ５・・・ホンデ（ンク拳バッド。 ６・・・基本セル。 １０・・・負荷容量。 １１・・・基板。 １４・・・電流源。 第 ｌ 図 ４ 第２図 第 ３ 叫 第５図 ＩＤＮ ｍ−Ｎ−ｍ− 第 乙 し］ 第 ７図 第 ８ 回
Claims (1)
- １、Ｐｆ＋望の論理回路を単層又は複数層の信号層のみ
を新設又は変更することにより実現し得て、消費電力が
当該論理回路の動作周波数に依存して変化する電気回路
形式よりなろつ′−ドアレイ（マスタースライス）方式
の大規模集積１ｉ”回路に於いて、当該消費物、力値に
陛比例させて幽該太規模集積回路内の電源回路の電源配
線幅を変化させ得ることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2852284A JPS60173855A (ja) | 1984-02-20 | 1984-02-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2852284A JPS60173855A (ja) | 1984-02-20 | 1984-02-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173855A true JPS60173855A (ja) | 1985-09-07 |
Family
ID=12251000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2852284A Pending JPS60173855A (ja) | 1984-02-20 | 1984-02-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173855A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179743A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ゲ−トアレイ |
| JPS63293854A (ja) * | 1987-05-26 | 1988-11-30 | Nec Ic Microcomput Syst Ltd | ゲ−トアレイ |
| JPH01241843A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 集積回路装置 |
| US5502649A (en) * | 1990-11-21 | 1996-03-26 | Fujitsu Limited | Method and apparatus for determining power supply wirings of a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
-
1984
- 1984-02-20 JP JP2852284A patent/JPS60173855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179743A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ゲ−トアレイ |
| JPS63293854A (ja) * | 1987-05-26 | 1988-11-30 | Nec Ic Microcomput Syst Ltd | ゲ−トアレイ |
| JPH01241843A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 集積回路装置 |
| US5502649A (en) * | 1990-11-21 | 1996-03-26 | Fujitsu Limited | Method and apparatus for determining power supply wirings of a semiconductor device |
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