JPS601705B2 - メモリ選択回路 - Google Patents
メモリ選択回路Info
- Publication number
- JPS601705B2 JPS601705B2 JP53152442A JP15244278A JPS601705B2 JP S601705 B2 JPS601705 B2 JP S601705B2 JP 53152442 A JP53152442 A JP 53152442A JP 15244278 A JP15244278 A JP 15244278A JP S601705 B2 JPS601705 B2 JP S601705B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- switch
- group
- address
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
本発明はたとえば放送受信機の受信局プリセット用のメ
モリ選択回路に関するものである。
モリ選択回路に関するものである。
一般に放送受信機の受信局プリセツト用のメモリ選択回
路は、４バンド用にメモリを４等分して選択できるよう
に設計しておけば、２バンドでメモリを２等分して占有
しようとしても、メモリ容量の半分しか利用できず、メ
モリの利用効率が下がる欠点があった。一方、メモリ選
択回路は２バンド用にメモリを２等分して選択できるよ
うに設計しておけば、４バンド用にメモリを４等分して
選択しようとしてもできなかった。本発明はこのような
従来の欠点を解消するものであり、２バンド用、４バン
ド用のいずれにもメモリを使用できるようにしたメモリ
選択回路を提供するものである。
路は、４バンド用にメモリを４等分して選択できるよう
に設計しておけば、２バンドでメモリを２等分して占有
しようとしても、メモリ容量の半分しか利用できず、メ
モリの利用効率が下がる欠点があった。一方、メモリ選
択回路は２バンド用にメモリを２等分して選択できるよ
うに設計しておけば、４バンド用にメモリを４等分して
選択しようとしてもできなかった。本発明はこのような
従来の欠点を解消するものであり、２バンド用、４バン
ド用のいずれにもメモリを使用できるようにしたメモリ
選択回路を提供するものである。
すなわち、本発明のメモリ選択回路は、メモリ内の複数
のメモリワード全体を２等分してアドレスする手段を設
けると共に、２等分された２つのメモリワード群の各メ
モリワードーこ対して１個ずつキースイツチを割り当て
るに際してその割り当て方を２種類となし、さらに２種
類のうちのいずれの割り当て方を選ぶかを選択する手段
を設けたことを特徴とするものである。
のメモリワード全体を２等分してアドレスする手段を設
けると共に、２等分された２つのメモリワード群の各メ
モリワードーこ対して１個ずつキースイツチを割り当て
るに際してその割り当て方を２種類となし、さらに２種
類のうちのいずれの割り当て方を選ぶかを選択する手段
を設けたことを特徴とするものである。
以下、本発明について実施例を参照しながら説明する。
第１図は本発明の一実施例を示しており、第１図中、１
はメモリである。６個のメモリワード２〜７からなる第
１のメモリワード群８と６個のメモリワード９〜１４か
らなる第２のメモリワード群１５の２群にわかれている
。
はメモリである。６個のメモリワード２〜７からなる第
１のメモリワード群８と６個のメモリワード９〜１４か
らなる第２のメモリワード群１５の２群にわかれている
。
１６は第１のアドレスデコーダ、１７は第１のアドレス
スイッチであり、上記第１のアドレスデコーダ１６へ入
力する。
スイッチであり、上記第１のアドレスデコーダ１６へ入
力する。
上記アドレススイッチ１７で指定すると上記アドレスデ
コーダ１６でデコードされて上記〆モリ１の各々のメモ
リワード群８，１５の番地指定が行なわれる。１８はキ
ースィツチ群であり、６ケのキースィッチ１９〜２４か
ら成る場合が示されている。２５はスイッチであり、判
定回路２６にキースイッチ群１８と共に信号を送る。
コーダ１６でデコードされて上記〆モリ１の各々のメモ
リワード群８，１５の番地指定が行なわれる。１８はキ
ースィツチ群であり、６ケのキースィッチ１９〜２４か
ら成る場合が示されている。２５はスイッチであり、判
定回路２６にキースイッチ群１８と共に信号を送る。
上記判定回路２６の判定結果はアドレス信号夕として上
記アドレスデコーダ２７に入力する。上記アドレスデコ
ーダ２７は上記アドレスデコーダ１６と共に上記〆モリ
１の番地指定を行なう。上記第１のアドレススイッチ１
７をどちらかに倒すかによって上記〆モリ１のメモリワ
ード群８と１５のいずれかが上記アドレスデコーダ１６
を通して選択される。いま、仮に上記第１のアドレスス
イッチ１７、アドレスデコーダー６によつてメモリワー
ド群８が選択されたとすると、次に上記キースィッチ群
１８のどのキースイッチ群を押したかによって上記〆モ
リワード群８のメモリワード２〜７のどれかが選択され
る。しかし、その選択のされ方は上記スイッチ２５がど
ちらかに倒れているかによって２通りの対応が存在する
ことになっている。上記判定回路２６は上記キースィッ
チ群１８の各キースィツチ１９〜２４のどれが押されて
おり、かつ上記スイッチ２５がどちらかに倒れているか
を判定し、その結果上記〆モリ１のどのメモリワードを
選ぶかを決定して対応するアドレスコードを上記アドレ
スデコーダ２７へ送り出す働きをする。上記アドレスデ
コーダ２７は上記〆モリワード２〜７又はメモリワード
９〜１４のどれかを選択するためのデコーダである。第
２図に第１図の判定回路２６で行なわれる判２定の内容
の１例を示す。
記アドレスデコーダ２７に入力する。上記アドレスデコ
ーダ２７は上記アドレスデコーダ１６と共に上記〆モリ
１の番地指定を行なう。上記第１のアドレススイッチ１
７をどちらかに倒すかによって上記〆モリ１のメモリワ
ード群８と１５のいずれかが上記アドレスデコーダ１６
を通して選択される。いま、仮に上記第１のアドレスス
イッチ１７、アドレスデコーダー６によつてメモリワー
ド群８が選択されたとすると、次に上記キースィッチ群
１８のどのキースイッチ群を押したかによって上記〆モ
リワード群８のメモリワード２〜７のどれかが選択され
る。しかし、その選択のされ方は上記スイッチ２５がど
ちらかに倒れているかによって２通りの対応が存在する
ことになっている。上記判定回路２６は上記キースィッ
チ群１８の各キースィツチ１９〜２４のどれが押されて
おり、かつ上記スイッチ２５がどちらかに倒れているか
を判定し、その結果上記〆モリ１のどのメモリワードを
選ぶかを決定して対応するアドレスコードを上記アドレ
スデコーダ２７へ送り出す働きをする。上記アドレスデ
コーダ２７は上記〆モリワード２〜７又はメモリワード
９〜１４のどれかを選択するためのデコーダである。第
２図に第１図の判定回路２６で行なわれる判２定の内容
の１例を示す。
第２図の説明を行なうために、いま、第１図において、
上記スイッチ２５がロジックレベル“１”を出力するよ
うに倒れており、上記キースイツチ群１８の中のキース
イツチ２０が押されているとすると、第２図に示すよ２
うに上記〆モリ１はメモリワード３又は１０が番地指定
される。そして、上記第１のアドレススイッチ１７によ
り上記第１のメモリワード群８が番地指定されていると
、結局、総合的にはメモリワード３が番地指定されるこ
とになる。一方上記の３場合とは逆に上言己スイッチ２
５が“０”を出力するように倒れていると、上記〆モリ
１はメモリワード６又は１３が番地指定され、更に上記
第１のアドレススイッチ１７によって上記第１のメモリ
ワード群８が番地指定されていると、結局メモリ３ワー
ド６が番地指定されるのである。第２図に示す判定を実
行する為の手段の一例としてリードオンメモリ（ＲＯＭ
）に格納されたプログラムにより制御されるプログラム
制御型算術論理演算回路を利用し、第２図に示す判定内
容をコード化してプログラムしておけばよい。
上記スイッチ２５がロジックレベル“１”を出力するよ
うに倒れており、上記キースイツチ群１８の中のキース
イツチ２０が押されているとすると、第２図に示すよ２
うに上記〆モリ１はメモリワード３又は１０が番地指定
される。そして、上記第１のアドレススイッチ１７によ
り上記第１のメモリワード群８が番地指定されていると
、結局、総合的にはメモリワード３が番地指定されるこ
とになる。一方上記の３場合とは逆に上言己スイッチ２
５が“０”を出力するように倒れていると、上記〆モリ
１はメモリワード６又は１３が番地指定され、更に上記
第１のアドレススイッチ１７によって上記第１のメモリ
ワード群８が番地指定されていると、結局メモリ３ワー
ド６が番地指定されるのである。第２図に示す判定を実
行する為の手段の一例としてリードオンメモリ（ＲＯＭ
）に格納されたプログラムにより制御されるプログラム
制御型算術論理演算回路を利用し、第２図に示す判定内
容をコード化してプログラムしておけばよい。
メモリ１を２バンドで効率よく使う為には、上記スイッ
チ２５の出力を“１”に固定しておく。
チ２５の出力を“１”に固定しておく。
そして、上記第１のアドレススイッチ１７で２バンドの
どちらかに対応して上記〆モリワード群８もしくは１５
のいずれかを選ぶ。次に上記キースイツチ群１８のキー
スイツチ１９〜２４のいずれかを押すと第２図の内容に
従って特定のメモリワードが番地指定される。ここに、
２バンドがラジオ放送のＦＭ放送波とＭＷ放送波である
場合、ＦＭ放送波かＭＷ放送波のいずれかを選び放送局
を選局した後にその局コ−ドを上記〆モリ１にメモリし
ておき、又、読み出すことによって第１図のメモリ選択
回路を用いてＦＭ放送波又はＭＷ放送波の各６局ずつに
おいてプリセット選局可能である。メモリ１を４バンド
で効率よく使う為には、次のようにすればよい。
どちらかに対応して上記〆モリワード群８もしくは１５
のいずれかを選ぶ。次に上記キースイツチ群１８のキー
スイツチ１９〜２４のいずれかを押すと第２図の内容に
従って特定のメモリワードが番地指定される。ここに、
２バンドがラジオ放送のＦＭ放送波とＭＷ放送波である
場合、ＦＭ放送波かＭＷ放送波のいずれかを選び放送局
を選局した後にその局コ−ドを上記〆モリ１にメモリし
ておき、又、読み出すことによって第１図のメモリ選択
回路を用いてＦＭ放送波又はＭＷ放送波の各６局ずつに
おいてプリセット選局可能である。メモリ１を４バンド
で効率よく使う為には、次のようにすればよい。
上記キースィッチ群１８はその中の３つのキースィツチ
群１９〜２１のみ使えばよい。上記第１のアドレススイ
ッチ１７と上記スイッチ２５の倒し方で４通りの組合せ
ができる。上記第１のアドレススイッチ１７が“１”を
上記アドレスデコーダ１６に出力すると上記〆モリ１は
第１のメモリワード群８が選択され、“０”を出力する
と第２のメモリワード群１５が選択されるとする。この
場合、第２図の判定回路の内容を考慮して、第１表に示
すような番地指定が行なわれる。つまり４バンドでメモ
リを効率よく使うことが可能である。第１表 尚、上記の実施例では第１のアドレススイッチ１７とス
イッチ２５はそれぞれアドレスデコ−ダ１６と判定回路
２６に入力しているが、第３図に示すように回転スイッ
チとダイオード２個を用いてスイッチ１７と２５を置き
代えることができる。
群１９〜２１のみ使えばよい。上記第１のアドレススイ
ッチ１７と上記スイッチ２５の倒し方で４通りの組合せ
ができる。上記第１のアドレススイッチ１７が“１”を
上記アドレスデコーダ１６に出力すると上記〆モリ１は
第１のメモリワード群８が選択され、“０”を出力する
と第２のメモリワード群１５が選択されるとする。この
場合、第２図の判定回路の内容を考慮して、第１表に示
すような番地指定が行なわれる。つまり４バンドでメモ
リを効率よく使うことが可能である。第１表 尚、上記の実施例では第１のアドレススイッチ１７とス
イッチ２５はそれぞれアドレスデコ−ダ１６と判定回路
２６に入力しているが、第３図に示すように回転スイッ
チとダイオード２個を用いてスイッチ１７と２５を置き
代えることができる。
第３図において、３０は回転スイッチ、３１と３２はダ
イオード、３３は“１”レベルの信号が印加される端子
、３４と３５は“０”レベルの信号が印加される端子、
３６，３７は抵抗、３８〜４１は回転スイッチ３０の出
力端子、１６と２６とは第１図の同番号と同じ意味であ
る。ここに、上記回転スイッチ３０を切り換えて端子３
３が端子３８〜４１に順につながってゆくと、アド＊＊
レスデコーダ１６と判定回路２６にはそれぞれ‘‘１”
と‘‘０’’，‘‘１’’と‘‘１”，‘‘０”と‘‘
０”，“０”と“１”が印加されてゆく。但しロジック
レベル“１”は蚤圧のハイレベルに対応し、“０”はロ
ーベルに対応しているものとする。ここで、上記判定回
路２６は更に第２図に示すような判定内容にしておくと
、例えば第１のメモリワード群８を２つのバンドに分け
る時に不均等に分けて使うことが、第２表にその１例を
示すようにして可能である。しかもこの不均等に使うや
り方は第２表では左半分と右半分で２種類例示されてい
るように使う側で自由に変更が可能である。第２表以上
のように本発明によれば、１つのメモリを４ブロック、
２ブロックのいづれに分けても常に効率よく番地指定し
て使用することができる利点を有するものである。
イオード、３３は“１”レベルの信号が印加される端子
、３４と３５は“０”レベルの信号が印加される端子、
３６，３７は抵抗、３８〜４１は回転スイッチ３０の出
力端子、１６と２６とは第１図の同番号と同じ意味であ
る。ここに、上記回転スイッチ３０を切り換えて端子３
３が端子３８〜４１に順につながってゆくと、アド＊＊
レスデコーダ１６と判定回路２６にはそれぞれ‘‘１”
と‘‘０’’，‘‘１’’と‘‘１”，‘‘０”と‘‘
０”，“０”と“１”が印加されてゆく。但しロジック
レベル“１”は蚤圧のハイレベルに対応し、“０”はロ
ーベルに対応しているものとする。ここで、上記判定回
路２６は更に第２図に示すような判定内容にしておくと
、例えば第１のメモリワード群８を２つのバンドに分け
る時に不均等に分けて使うことが、第２表にその１例を
示すようにして可能である。しかもこの不均等に使うや
り方は第２表では左半分と右半分で２種類例示されてい
るように使う側で自由に変更が可能である。第２表以上
のように本発明によれば、１つのメモリを４ブロック、
２ブロックのいづれに分けても常に効率よく番地指定し
て使用することができる利点を有するものである。
図面の簡単な説明第１図は本発明のメモリ選択回路の一
実施例を示すブロック図、第２図は同回路に使用される
判定回路の一例を示すフローチャート、第３図は本発明
のメモリ選択回路の要部の他の実施例を示す回路図であ
る。
実施例を示すブロック図、第２図は同回路に使用される
判定回路の一例を示すフローチャート、第３図は本発明
のメモリ選択回路の要部の他の実施例を示す回路図であ
る。
１……メモリ、８，５……メモリロード群、１６……ア
ドレスデコーダ、１８……キースイツチ群、２６・・・
・・・判定回路。
ドレスデコーダ、１８……キースイツチ群、２６・・・
・・・判定回路。
第１図
第２図
第３図
Claims (1)
- １ 複数個のメモリワードを有するメモリと、このメモ
リ内の複数個のメモリワードを第１のメモリワード群と
第２のメモリワード群とに分けて指定するための第１の
アドレス手段と、上記第１のアドレス手段によって指定
された上記第１のメモリワード群又は第２のメモリワー
ド群の内部のメモリワードを個々に指定するためのキー
スイツチ群を含む第２のアドレス手段と、上記キースイ
ツチ群に対して上記メモリワードを個々に指定する組合
せ方を切り換えるための切り換え手段とを備えたことを
特徴とするメモリ選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152442A JPS601705B2 (ja) | 1978-12-07 | 1978-12-07 | メモリ選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152442A JPS601705B2 (ja) | 1978-12-07 | 1978-12-07 | メモリ選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5578618A JPS5578618A (en) | 1980-06-13 |
| JPS601705B2 true JPS601705B2 (ja) | 1985-01-17 |
Family
ID=15540608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53152442A Expired JPS601705B2 (ja) | 1978-12-07 | 1978-12-07 | メモリ選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601705B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0535923Y2 (ja) * | 1987-02-13 | 1993-09-10 |
-
1978
- 1978-12-07 JP JP53152442A patent/JPS601705B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0535923Y2 (ja) * | 1987-02-13 | 1993-09-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5578618A (en) | 1980-06-13 |
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