JPS601705B2 - メモリ選択回路 - Google Patents

メモリ選択回路

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Publication number
JPS601705B2
JPS601705B2 JP53152442A JP15244278A JPS601705B2 JP S601705 B2 JPS601705 B2 JP S601705B2 JP 53152442 A JP53152442 A JP 53152442A JP 15244278 A JP15244278 A JP 15244278A JP S601705 B2 JPS601705 B2 JP S601705B2
Authority
JP
Japan
Prior art keywords
memory
switch
group
address
selection circuit
Prior art date
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Expired
Application number
JP53152442A
Other languages
English (en)
Other versions
JPS5578618A (en
Inventor
友明 入路
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP53152442A priority Critical patent/JPS601705B2/ja
Publication of JPS5578618A publication Critical patent/JPS5578618A/ja
Publication of JPS601705B2 publication Critical patent/JPS601705B2/ja
Expired legal-status Critical Current

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  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)
  • Circuits Of Receivers In General (AREA)

Description

【発明の詳細な説明】 本発明はたとえば放送受信機の受信局プリセット用のメ
モリ選択回路に関するものである。
一般に放送受信機の受信局プリセツト用のメモリ選択回
路は、4バンド用にメモリを4等分して選択できるよう
に設計しておけば、2バンドでメモリを2等分して占有
しようとしても、メモリ容量の半分しか利用できず、メ
モリの利用効率が下がる欠点があった。一方、メモリ選
択回路は2バンド用にメモリを2等分して選択できるよ
うに設計しておけば、4バンド用にメモリを4等分して
選択しようとしてもできなかった。本発明はこのような
従来の欠点を解消するものであり、2バンド用、4バン
ド用のいずれにもメモリを使用できるようにしたメモリ
選択回路を提供するものである。
すなわち、本発明のメモリ選択回路は、メモリ内の複数
のメモリワード全体を2等分してアドレスする手段を設
けると共に、2等分された2つのメモリワード群の各メ
モリワードーこ対して1個ずつキースイツチを割り当て
るに際してその割り当て方を2種類となし、さらに2種
類のうちのいずれの割り当て方を選ぶかを選択する手段
を設けたことを特徴とするものである。
以下、本発明について実施例を参照しながら説明する。
第1図は本発明の一実施例を示しており、第1図中、1
はメモリである。6個のメモリワード2〜7からなる第
1のメモリワード群8と6個のメモリワード9〜14か
らなる第2のメモリワード群15の2群にわかれている
16は第1のアドレスデコーダ、17は第1のアドレス
スイッチであり、上記第1のアドレスデコーダ16へ入
力する。
上記アドレススイッチ17で指定すると上記アドレスデ
コーダ16でデコードされて上記〆モリ1の各々のメモ
リワード群8,15の番地指定が行なわれる。18はキ
ースィツチ群であり、6ケのキースィッチ19〜24か
ら成る場合が示されている。25はスイッチであり、判
定回路26にキースイッチ群18と共に信号を送る。
上記判定回路26の判定結果はアドレス信号夕として上
記アドレスデコーダ27に入力する。上記アドレスデコ
ーダ27は上記アドレスデコーダ16と共に上記〆モリ
1の番地指定を行なう。上記第1のアドレススイッチ1
7をどちらかに倒すかによって上記〆モリ1のメモリワ
ード群8と15のいずれかが上記アドレスデコーダ16
を通して選択される。いま、仮に上記第1のアドレスス
イッチ17、アドレスデコーダー6によつてメモリワー
ド群8が選択されたとすると、次に上記キースィッチ群
18のどのキースイッチ群を押したかによって上記〆モ
リワード群8のメモリワード2〜7のどれかが選択され
る。しかし、その選択のされ方は上記スイッチ25がど
ちらかに倒れているかによって2通りの対応が存在する
ことになっている。上記判定回路26は上記キースィッ
チ群18の各キースィツチ19〜24のどれが押されて
おり、かつ上記スイッチ25がどちらかに倒れているか
を判定し、その結果上記〆モリ1のどのメモリワードを
選ぶかを決定して対応するアドレスコードを上記アドレ
スデコーダ27へ送り出す働きをする。上記アドレスデ
コーダ27は上記〆モリワード2〜7又はメモリワード
9〜14のどれかを選択するためのデコーダである。第
2図に第1図の判定回路26で行なわれる判2定の内容
の1例を示す。
第2図の説明を行なうために、いま、第1図において、
上記スイッチ25がロジックレベル“1”を出力するよ
うに倒れており、上記キースイツチ群18の中のキース
イツチ20が押されているとすると、第2図に示すよ2
うに上記〆モリ1はメモリワード3又は10が番地指定
される。そして、上記第1のアドレススイッチ17によ
り上記第1のメモリワード群8が番地指定されていると
、結局、総合的にはメモリワード3が番地指定されるこ
とになる。一方上記の3場合とは逆に上言己スイッチ2
5が“0”を出力するように倒れていると、上記〆モリ
1はメモリワード6又は13が番地指定され、更に上記
第1のアドレススイッチ17によって上記第1のメモリ
ワード群8が番地指定されていると、結局メモリ3ワー
ド6が番地指定されるのである。第2図に示す判定を実
行する為の手段の一例としてリードオンメモリ(ROM
)に格納されたプログラムにより制御されるプログラム
制御型算術論理演算回路を利用し、第2図に示す判定内
容をコード化してプログラムしておけばよい。
メモリ1を2バンドで効率よく使う為には、上記スイッ
チ25の出力を“1”に固定しておく。
そして、上記第1のアドレススイッチ17で2バンドの
どちらかに対応して上記〆モリワード群8もしくは15
のいずれかを選ぶ。次に上記キースイツチ群18のキー
スイツチ19〜24のいずれかを押すと第2図の内容に
従って特定のメモリワードが番地指定される。ここに、
2バンドがラジオ放送のFM放送波とMW放送波である
場合、FM放送波かMW放送波のいずれかを選び放送局
を選局した後にその局コ−ドを上記〆モリ1にメモリし
ておき、又、読み出すことによって第1図のメモリ選択
回路を用いてFM放送波又はMW放送波の各6局ずつに
おいてプリセット選局可能である。メモリ1を4バンド
で効率よく使う為には、次のようにすればよい。
上記キースィッチ群18はその中の3つのキースィツチ
群19〜21のみ使えばよい。上記第1のアドレススイ
ッチ17と上記スイッチ25の倒し方で4通りの組合せ
ができる。上記第1のアドレススイッチ17が“1”を
上記アドレスデコーダ16に出力すると上記〆モリ1は
第1のメモリワード群8が選択され、“0”を出力する
と第2のメモリワード群15が選択されるとする。この
場合、第2図の判定回路の内容を考慮して、第1表に示
すような番地指定が行なわれる。つまり4バンドでメモ
リを効率よく使うことが可能である。第1表 尚、上記の実施例では第1のアドレススイッチ17とス
イッチ25はそれぞれアドレスデコ−ダ16と判定回路
26に入力しているが、第3図に示すように回転スイッ
チとダイオード2個を用いてスイッチ17と25を置き
代えることができる。
第3図において、30は回転スイッチ、31と32はダ
イオード、33は“1”レベルの信号が印加される端子
、34と35は“0”レベルの信号が印加される端子、
36,37は抵抗、38〜41は回転スイッチ30の出
力端子、16と26とは第1図の同番号と同じ意味であ
る。ここに、上記回転スイッチ30を切り換えて端子3
3が端子38〜41に順につながってゆくと、アド**
レスデコーダ16と判定回路26にはそれぞれ‘‘1”
と‘‘0’’,‘‘1’’と‘‘1”,‘‘0”と‘‘
0”,“0”と“1”が印加されてゆく。但しロジック
レベル“1”は蚤圧のハイレベルに対応し、“0”はロ
ーベルに対応しているものとする。ここで、上記判定回
路26は更に第2図に示すような判定内容にしておくと
、例えば第1のメモリワード群8を2つのバンドに分け
る時に不均等に分けて使うことが、第2表にその1例を
示すようにして可能である。しかもこの不均等に使うや
り方は第2表では左半分と右半分で2種類例示されてい
るように使う側で自由に変更が可能である。第2表以上
のように本発明によれば、1つのメモリを4ブロック、
2ブロックのいづれに分けても常に効率よく番地指定し
て使用することができる利点を有するものである。
図面の簡単な説明第1図は本発明のメモリ選択回路の一
実施例を示すブロック図、第2図は同回路に使用される
判定回路の一例を示すフローチャート、第3図は本発明
のメモリ選択回路の要部の他の実施例を示す回路図であ
る。
1……メモリ、8,5……メモリロード群、16……ア
ドレスデコーダ、18……キースイツチ群、26・・・
・・・判定回路。
第1図 第2図 第3図

Claims (1)

    【特許請求の範囲】
  1. 1 複数個のメモリワードを有するメモリと、このメモ
    リ内の複数個のメモリワードを第1のメモリワード群と
    第2のメモリワード群とに分けて指定するための第1の
    アドレス手段と、上記第1のアドレス手段によって指定
    された上記第1のメモリワード群又は第2のメモリワー
    ド群の内部のメモリワードを個々に指定するためのキー
    スイツチ群を含む第2のアドレス手段と、上記キースイ
    ツチ群に対して上記メモリワードを個々に指定する組合
    せ方を切り換えるための切り換え手段とを備えたことを
    特徴とするメモリ選択回路。
JP53152442A 1978-12-07 1978-12-07 メモリ選択回路 Expired JPS601705B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP53152442A JPS601705B2 (ja) 1978-12-07 1978-12-07 メモリ選択回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP53152442A JPS601705B2 (ja) 1978-12-07 1978-12-07 メモリ選択回路

Publications (2)

Publication Number Publication Date
JPS5578618A JPS5578618A (en) 1980-06-13
JPS601705B2 true JPS601705B2 (ja) 1985-01-17

Family

ID=15540608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53152442A Expired JPS601705B2 (ja) 1978-12-07 1978-12-07 メモリ選択回路

Country Status (1)

Country Link
JP (1) JPS601705B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0535923Y2 (ja) * 1987-02-13 1993-09-10

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0535923Y2 (ja) * 1987-02-13 1993-09-10

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JPS5578618A (en) 1980-06-13

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