JPH0621971B2 - 入力制御装置 - Google Patents
入力制御装置Info
- Publication number
- JPH0621971B2 JPH0621971B2 JP59264945A JP26494584A JPH0621971B2 JP H0621971 B2 JPH0621971 B2 JP H0621971B2 JP 59264945 A JP59264945 A JP 59264945A JP 26494584 A JP26494584 A JP 26494584A JP H0621971 B2 JPH0621971 B2 JP H0621971B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- input
- column
- keys
- register
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔分野〕 本発明は、マトリクス構成をなキーボードを有する鍵盤
装置に関する。
装置に関する。
従来の鍵盤装置は、接点と直列にダイオードを接続し、
３キー同時に押下されても正しく入力が行うことができ
たが、キーの数と同数のダイオードが必要であるため、
高価であつた。例えば、８×８のマトリクスの構成で６
４キーを有する場合、６４のダイオードが必要であつ
た。
３キー同時に押下されても正しく入力が行うことができ
たが、キーの数と同数のダイオードが必要であるため、
高価であつた。例えば、８×８のマトリクスの構成で６
４キーを有する場合、６４のダイオードが必要であつ
た。
また、接点と直列にダイオードを接続しない安価な鍵案
装置は３キーを同時に押下すると、押下されていない第
４のキーが入力されることがあつた。
装置は３キーを同時に押下すると、押下されていない第
４のキーが入力されることがあつた。
［目的］ 本発明は、上述の点に鑑みて、誤入力が防止でき、更に
複数のキーが操作されいても新たに操作されたキーにつ
いてキー情報を出力できる入力制御装置を提供すること
を目的とする。
複数のキーが操作されいても新たに操作されたキーにつ
いてキー情報を出力できる入力制御装置を提供すること
を目的とする。
以下、図面を参照して本発明の実施例を詳細に説明す
る。第１図は本発明実施例の鍵盤入力装置の構成を示す
ブロック図である。１は、キーの電気的接点がマトリク
ス構成をなすキーボードである。２はキーボード１のキ
ーマトイクスの一つの列を選択する選択回路である。３
は、選択回路２により選択されたキーボード１のキーマ
トリクスの一つの列のキー押下情報を検出する入力回路
で、４は入力回路３により検出されたキー押下情報を格
納するバツフアメモリである。５は、バツフアメモリ４
に格納されたキー押下情報より、押下されているキーの
総数が３以下であるか否かを判定する判定手段である。
６は最近のキー押下情報を記憶するラストルツクメモリ
である。バツフアメモリ４とラストルツクメモリ６は、
同容量のメモリであり、第４図に示す如く、キーボード
１のキーマトリクスの接点に対応しており、列レジスタ
８及び行レジスタ９に格納されたデータをパラメータと
して、所望のビツトの情報を読み出せる。７は、判定手
段５により、押下されているキーの総数が３以下である
と判定された場合に、バツフアメモリ４およびラストル
ツクメモリ６を参照してキー受付処理を行う制御手段で
ある。８は処理中の列番号を記憶する列レジスタであり
９は処理中の行番号を記憶する行レジスタである。１０
はキー受付処理が行われたときに、列レジスタ８および
行レジスタ９の値からキーに対応したコードを求めるエ
ンコーダであり、１１はエンコーダ１０により求められ
たコードを出力する出力回路である。
る。第１図は本発明実施例の鍵盤入力装置の構成を示す
ブロック図である。１は、キーの電気的接点がマトリク
ス構成をなすキーボードである。２はキーボード１のキ
ーマトイクスの一つの列を選択する選択回路である。３
は、選択回路２により選択されたキーボード１のキーマ
トリクスの一つの列のキー押下情報を検出する入力回路
で、４は入力回路３により検出されたキー押下情報を格
納するバツフアメモリである。５は、バツフアメモリ４
に格納されたキー押下情報より、押下されているキーの
総数が３以下であるか否かを判定する判定手段である。
６は最近のキー押下情報を記憶するラストルツクメモリ
である。バツフアメモリ４とラストルツクメモリ６は、
同容量のメモリであり、第４図に示す如く、キーボード
１のキーマトリクスの接点に対応しており、列レジスタ
８及び行レジスタ９に格納されたデータをパラメータと
して、所望のビツトの情報を読み出せる。７は、判定手
段５により、押下されているキーの総数が３以下である
と判定された場合に、バツフアメモリ４およびラストル
ツクメモリ６を参照してキー受付処理を行う制御手段で
ある。８は処理中の列番号を記憶する列レジスタであり
９は処理中の行番号を記憶する行レジスタである。１０
はキー受付処理が行われたときに、列レジスタ８および
行レジスタ９の値からキーに対応したコードを求めるエ
ンコーダであり、１１はエンコーダ１０により求められ
たコードを出力する出力回路である。
第２図は本発明鍵盤入力装置の一実施例を示す。ここで
１２は１チツプのマイクロプロセツサであり、ROM13,RA
M14，タイマ１９、シリアルポード２０、入力ポード２
１、出力ポート２２を有しROM13に記憶された手順に従
つて処理を行う。１３は読取専用メモリで、第３図に示
す処理手順に従つた制御プログラムを記憶しているメモ
リである。１４は書込可能メモリRAMであり、バツフア
メモリ４、ラストルツクメモリ６、列レジスタ８、行レ
ジスタ９を含む。１９はタイマであり、一定間隔で割込
を発生する。２０はシリアルポートであり、キーのコー
ドを外部に出力する。２１は８ビツトの入力ポートであ
り、TN0〜IN7 の端子を有し、出力ポート２２により選
択された列のキー押下情報を入力する。２２は８ビツト
の出力ポートであり、OUT0〜OUT7 の端子を有し、入力
ポート２１から入力されるべき列を選択する。２３はダ
イオードであり、選択されていない列に対応する出力ポ
ートから電流が流れ込むのを阻止する。２４は接点であ
り、キー押下にともなつてオンとなる。２５は抵抗器で
あり、接点２４がオフのとき、入力ポート２１から入力
されるデータを１とする。
１２は１チツプのマイクロプロセツサであり、ROM13,RA
M14，タイマ１９、シリアルポード２０、入力ポード２
１、出力ポート２２を有しROM13に記憶された手順に従
つて処理を行う。１３は読取専用メモリで、第３図に示
す処理手順に従つた制御プログラムを記憶しているメモ
リである。１４は書込可能メモリRAMであり、バツフア
メモリ４、ラストルツクメモリ６、列レジスタ８、行レ
ジスタ９を含む。１９はタイマであり、一定間隔で割込
を発生する。２０はシリアルポートであり、キーのコー
ドを外部に出力する。２１は８ビツトの入力ポートであ
り、TN0〜IN7 の端子を有し、出力ポート２２により選
択された列のキー押下情報を入力する。２２は８ビツト
の出力ポートであり、OUT0〜OUT7 の端子を有し、入力
ポート２１から入力されるべき列を選択する。２３はダ
イオードであり、選択されていない列に対応する出力ポ
ートから電流が流れ込むのを阻止する。２４は接点であ
り、キー押下にともなつてオンとなる。２５は抵抗器で
あり、接点２４がオフのとき、入力ポート２１から入力
されるデータを１とする。
以上の構成から成る本実施例の動作を次に説明する。
第３図は第２図示の ROM3 に記憶されている制御プログ
ラムの制御手順を示すフローチヤートである。
ラムの制御手順を示すフローチヤートである。
まず、電源投入後、ステツプＳ１にてラストルツクメモ
リ６がクリアされる。次にステツプＳ２にてタイマ19を
起動する。タイマ１９の発生する割込の間隔は、接点２
４のチヤタリング継続時間より長く、かつキー押下時間
の最小値より短かく設定する。
リ６がクリアされる。次にステツプＳ２にてタイマ19を
起動する。タイマ１９の発生する割込の間隔は、接点２
４のチヤタリング継続時間より長く、かつキー押下時間
の最小値より短かく設定する。
次にステツプＳ３に進み、タイマ割込待となる。タイマ
割込が発生するとステツプＳ４にてタイマ割込をリセツ
トし、ステツプＳ５にて列レジスタ８を０に設定する。
次にステツプＳ６にて列レジスタ８が示す列を選択す
る。すなわち列レジスタ８が示す列に対応する出力ポー
ト22の端子に０(low) を、他の例に対応する出力ポート
２２と端子に１(high)を出力する。次にステツプＳ７に
て、入力ポート２１から、選択された列のキー押下情報
を入力する。このとき、選択されていない列のダイオー
ド２３の陰極が高電位であるため、非導通状態であり、
選択されている列のダイオード２３の陰極は低電位であ
るため、選択されている列の接点２４のうち少なくとも
１つがオンであれば、抵抗器２５、接点２４を介して電
流が供給されるため、導通状態となる。したがつて、選
択された列の接点２４のうち、オンであるものに対応す
る入力ポート２１の端子からは０ (low)が入力される。
また、選択された列の接点２４のうち、オフであるもの
に対応する入力ポート２１の端子は、抵抗器２５を介し
て高電位に接続されているだけであるため、１(high)が
入力される。次にステツプＳ８にて、入力オート２１か
ら入力されたキー押下情報を反転し、バツフアメモリ４
に格納する。即ち、列レジスタ８で指示される、領域に
８ビツト並列に格納する。バツフアメモリ４には、各ビ
ツトに対応するキーが押下されていると１、押下されて
いないと０として格納される。次にステップＳ９にて列
レジスタ８に１を加算し、ステツプＳ10にて列レジスタ
８が８未満であるか否かを判断する。８未満であると判
断された場合は、また全てのキー押下情報が入力されて
いないので、ステツプＳ６に戻る。８未満でないと判断
された場合は、全てのキー押下情報が入力されたので、
ステツプＳ11に進み、押下キー数を算出する。即ち、バ
ツフアメモリ４に格納されたキー入力情報のうち、１で
あるビツトの数の算出する。次にステツプ１２にて、押
下キー数が４未満であるか否かを判断し、４未満でない
と判断された場合にはキー受付処理を行わず、ステツプ
Ｓ３に戻り、再びタイマ割込待となる。
割込が発生するとステツプＳ４にてタイマ割込をリセツ
トし、ステツプＳ５にて列レジスタ８を０に設定する。
次にステツプＳ６にて列レジスタ８が示す列を選択す
る。すなわち列レジスタ８が示す列に対応する出力ポー
ト22の端子に０(low) を、他の例に対応する出力ポート
２２と端子に１(high)を出力する。次にステツプＳ７に
て、入力ポート２１から、選択された列のキー押下情報
を入力する。このとき、選択されていない列のダイオー
ド２３の陰極が高電位であるため、非導通状態であり、
選択されている列のダイオード２３の陰極は低電位であ
るため、選択されている列の接点２４のうち少なくとも
１つがオンであれば、抵抗器２５、接点２４を介して電
流が供給されるため、導通状態となる。したがつて、選
択された列の接点２４のうち、オンであるものに対応す
る入力ポート２１の端子からは０ (low)が入力される。
また、選択された列の接点２４のうち、オフであるもの
に対応する入力ポート２１の端子は、抵抗器２５を介し
て高電位に接続されているだけであるため、１(high)が
入力される。次にステツプＳ８にて、入力オート２１か
ら入力されたキー押下情報を反転し、バツフアメモリ４
に格納する。即ち、列レジスタ８で指示される、領域に
８ビツト並列に格納する。バツフアメモリ４には、各ビ
ツトに対応するキーが押下されていると１、押下されて
いないと０として格納される。次にステップＳ９にて列
レジスタ８に１を加算し、ステツプＳ10にて列レジスタ
８が８未満であるか否かを判断する。８未満であると判
断された場合は、また全てのキー押下情報が入力されて
いないので、ステツプＳ６に戻る。８未満でないと判断
された場合は、全てのキー押下情報が入力されたので、
ステツプＳ11に進み、押下キー数を算出する。即ち、バ
ツフアメモリ４に格納されたキー入力情報のうち、１で
あるビツトの数の算出する。次にステツプ１２にて、押
下キー数が４未満であるか否かを判断し、４未満でない
と判断された場合にはキー受付処理を行わず、ステツプ
Ｓ３に戻り、再びタイマ割込待となる。
ステツプＳ12にて押下キー数が４未満であると判断され
た場合は、ステツプＳ13に進み、列レジスタ８を０に設
定する。次にステツプＳ14にて行レジスタ９を０に設定
する。次にステツプＳ15にて、列レジスタ８および行レ
ジスタ９が示すビツトが、ラストルツクメモリ６とバツ
フアメモリ４で同じ値であるか否かを判断する。同じ値
であると判断された場合は、キー押下状態が不変である
のでステツプ２０に進む。同じ値でないと判断された場
合は、ステツプＳ16にて、バツフアメモリ１５の、列レ
ジスタ８および行レジスタ９が示すビツトが１であるか
否か判断する。１でないと判断された場合には、キーが
オンからオフに変化した場合なので、ステツプＳ19に進
み、ラストルツクメモリ６の更新のみを行う。１である
と判断された場合は、キーがオフからオンに変化した場
合なので、キー受付処理を行う。すなわち、ステツプＳ
17にて列レジスタ８、行レジスタ９に記憶されている値
に基づき、ROM13 に記憶されたコードのテーブルを検索
し、コードを求める。次にステツプＳ18にて、前ステツ
プで求められたコードをシリアルポート２０から出力す
る。次にステツプＳ19にて、バツフアメモリ４からラス
トルツクメモリ６へ、列レジスタ８および行レジスタ９
が示すビツトのみを転送する。
た場合は、ステツプＳ13に進み、列レジスタ８を０に設
定する。次にステツプＳ14にて行レジスタ９を０に設定
する。次にステツプＳ15にて、列レジスタ８および行レ
ジスタ９が示すビツトが、ラストルツクメモリ６とバツ
フアメモリ４で同じ値であるか否かを判断する。同じ値
であると判断された場合は、キー押下状態が不変である
のでステツプ２０に進む。同じ値でないと判断された場
合は、ステツプＳ16にて、バツフアメモリ１５の、列レ
ジスタ８および行レジスタ９が示すビツトが１であるか
否か判断する。１でないと判断された場合には、キーが
オンからオフに変化した場合なので、ステツプＳ19に進
み、ラストルツクメモリ６の更新のみを行う。１である
と判断された場合は、キーがオフからオンに変化した場
合なので、キー受付処理を行う。すなわち、ステツプＳ
17にて列レジスタ８、行レジスタ９に記憶されている値
に基づき、ROM13 に記憶されたコードのテーブルを検索
し、コードを求める。次にステツプＳ18にて、前ステツ
プで求められたコードをシリアルポート２０から出力す
る。次にステツプＳ19にて、バツフアメモリ４からラス
トルツクメモリ６へ、列レジスタ８および行レジスタ９
が示すビツトのみを転送する。
次にステツプＳ20にて行レジスタ９に１を加算し、ステ
ツプＳ21にて行レジスタ９に記憶された値が８未満であ
るか否かを判断する。８未満であると判断された場合は
ステツプＳ15に戻り、次の行を処理を行う。８未満でな
いと判断された場合はステツプＳ22に列レジスタ８に１
を加算し、ステツプ２３にて列レジスタ８に記憶された
値が８未満であるか否かを判断する。８未満であると判
断された場合はステツプＳ14に戻り、次の列の処理を行
う。８未満でないと判断された場合はステツプＳ３に戻
り、再びタイマ割込待ちとなる。
ツプＳ21にて行レジスタ９に記憶された値が８未満であ
るか否かを判断する。８未満であると判断された場合は
ステツプＳ15に戻り、次の行を処理を行う。８未満でな
いと判断された場合はステツプＳ22に列レジスタ８に１
を加算し、ステツプ２３にて列レジスタ８に記憶された
値が８未満であるか否かを判断する。８未満であると判
断された場合はステツプＳ14に戻り、次の列の処理を行
う。８未満でないと判断された場合はステツプＳ３に戻
り、再びタイマ割込待ちとなる。
次に、３つのキーが押下された場合を説明する。まず始
めにIN0と OUT0 の交点、およびIN0とOUT1 の交点にあ
る接点２４がオンになつているものとする。ここでIN1
と OUT1 の交点にある接点２４がオンになると、OUT0が
選択されたとき、IN0 およびIN1 から０が入力される。
IN0 とOUT0の交点、およびIN1とOUT0 の交点にある接
点２４がオンであるため、 IN0と IN1は常に同電位であ
り、OUT1が選択されたときにはIN0 と共に、実際には押
下されていないIN1 からも０が入力される。すなわち、
３つのキーを押下することにより、みかけ上４つのキー
が押下されているように判断される。
めにIN0と OUT0 の交点、およびIN0とOUT1 の交点にあ
る接点２４がオンになつているものとする。ここでIN1
と OUT1 の交点にある接点２４がオンになると、OUT0が
選択されたとき、IN0 およびIN1 から０が入力される。
IN0 とOUT0の交点、およびIN1とOUT0 の交点にある接
点２４がオンであるため、 IN0と IN1は常に同電位であ
り、OUT1が選択されたときにはIN0 と共に、実際には押
下されていないIN1 からも０が入力される。すなわち、
３つのキーを押下することにより、みかけ上４つのキー
が押下されているように判断される。
このとき、ステツプＳ12にて押下キー数が４未満でない
と判断されるため、ステツプＳ３に戻る。ラストルツク
メモリ６は更新されず、２つのキーが押下されている状
態を記憶している。
と判断されるため、ステツプＳ３に戻る。ラストルツク
メモリ６は更新されず、２つのキーが押下されている状
態を記憶している。
次に IN0とOUT0の交点にある接点２４の押下が解除され
ると、押下キー数が２であるため、ステツプＳ12からス
テツプＳ13以下のサー受付処理へと進む。ここでラスト
ルツクメモリ６はIN0 とOUT0の交点、およびIN0 とOUT1
の交点にある接点２４押下を記憶しており、バツフア
メモリ４には、IN1 とOUT0の交点、およびIN0 とOUT1の
交点にある接点２４の押下を記憶しているため、 IN0
とOUT0 の交点にある接点２４の押下解除の処理、およ
びIN1 とOUT0 の交点にある接点２４の押下受付の処理
が行われる。
ると、押下キー数が２であるため、ステツプＳ12からス
テツプＳ13以下のサー受付処理へと進む。ここでラスト
ルツクメモリ６はIN0 とOUT0の交点、およびIN0 とOUT1
の交点にある接点２４押下を記憶しており、バツフア
メモリ４には、IN1 とOUT0の交点、およびIN0 とOUT1の
交点にある接点２４の押下を記憶しているため、 IN0
とOUT0 の交点にある接点２４の押下解除の処理、およ
びIN1 とOUT0 の交点にある接点２４の押下受付の処理
が行われる。
すなわち、３つのキーが押下された場合でも、次にいず
れかのキーの押下が解除されたときに正しくキーが受付
けられる。
れかのキーの押下が解除されたときに正しくキーが受付
けられる。
なお、上述の実施例では１チップマイクロプロセツサを
使用したが、これに代えて他の手段、例えばマルチマイ
クロプロセツサまたは布線論理を用いて構成してもよ
い。また、出力はシリアルポートから出力していたが、
これに代えて他の装置例えば文字処理装置内に本発明装
置を組み込み、メモリ内に出力するよう構成してもよ
い。また、１回のタイマ割込にて全ての列の処理を行つ
ていたが、これに代えて１回のタイマ割込にて一部の列
の処理のみを行い、数回のタイマ割込で全ての列の処理
を行うようにしてもよい。この場合、バツフアメモリの
うち、処理中の列以外の部分はラストルツクメモリと兼
用するようにてもよい。
使用したが、これに代えて他の手段、例えばマルチマイ
クロプロセツサまたは布線論理を用いて構成してもよ
い。また、出力はシリアルポートから出力していたが、
これに代えて他の装置例えば文字処理装置内に本発明装
置を組み込み、メモリ内に出力するよう構成してもよ
い。また、１回のタイマ割込にて全ての列の処理を行つ
ていたが、これに代えて１回のタイマ割込にて一部の列
の処理のみを行い、数回のタイマ割込で全ての列の処理
を行うようにしてもよい。この場合、バツフアメモリの
うち、処理中の列以外の部分はラストルツクメモリと兼
用するようにてもよい。
また、エンコードを行つているがこれに代えて単に行レ
ジスタと列レジスタの値を組み合わせたものをコードと
して出力するようにしてもよい。
ジスタと列レジスタの値を組み合わせたものをコードと
して出力するようにしてもよい。
また、マトリクス構成は８×８となつていたが、これに
代えて１以外の任意の数の組合せとしてもよい。
代えて１以外の任意の数の組合せとしてもよい。
［効果］ 以上説明したように、本発明によれば、誤入力が防止で
き、更に複数のキーが操作されていても新たに操作され
たキーについてキー情報を出力できる入力制御装置を提
供することができる。
き、更に複数のキーが操作されていても新たに操作され
たキーについてキー情報を出力できる入力制御装置を提
供することができる。
第１図は本発明鍵盤入力装置の全体構成図、 第２図はその一実施例を示すブロツク図、 第３図はその処理手順の一例を示すフローチヤート、 第４図はバツフアメモリ、及びラストルツクメモリの様
子を示す図である。 １……キーボード ２……選択回路 ３……入力回路 ４……バツフアメモリ ５……判定手段 ６……ラストルツクメモリ ７……制御手段 ８……列レジスタ ９……行レジスタ １０……エンコード手段 １１……出力回路 １２……１チツプマイクロプロセツサ ２３……ダイオード ２４……接点 ２５……抵抗器。
子を示す図である。 １……キーボード ２……選択回路 ３……入力回路 ４……バツフアメモリ ５……判定手段 ６……ラストルツクメモリ ７……制御手段 ８……列レジスタ ９……行レジスタ １０……エンコード手段 １１……出力回路 １２……１チツプマイクロプロセツサ ２３……ダイオード ２４……接点 ２５……抵抗器。
Claims (1)
- 【請求項１】複数のキーがマトリクス状に配列されたキ
ー入力手段と、 前記キー入力手段を走査する走査手段と、 前記キー入力手段からキーが入力されたか否かを該キー
に対応させた情報として記憶する第１の記憶手段と、 前記第１の記憶手段に記憶される情報の一走査前の情報
を記憶する第２の記憶手段と、 前記走査手段による走査毎に、前記第１の記憶手段に記
憶されている情報に基づき正しくキーを受けつけられる
状態か否かを判別する判別手段と、 前記判別手段による判別の結果、正しくキーを受けつけ
られる状態の場合、前記第１の記憶手段に記憶されてい
る情報と対応する前記第２の記憶手段に記憶されている
情報を比較する比較手段と、 前記比較手段よる比較の結果、前記第１の記憶手段に記
憶されている情報と対応する前記第２の記憶手段に記憶
されている情報が一致せず、かつ前記第１の記憶手段に
記憶されている情報がキーが入力されたことを示す情報
の場合、対応するキーのコードを送出する制御を行う制
御手段とを有することを特徴とする入力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264945A JPH0621971B2 (ja) | 1984-12-14 | 1984-12-14 | 入力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264945A JPH0621971B2 (ja) | 1984-12-14 | 1984-12-14 | 入力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143829A JPS61143829A (ja) | 1986-07-01 |
| JPH0621971B2 true JPH0621971B2 (ja) | 1994-03-23 |
Family
ID=17410368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264945A Expired - Lifetime JPH0621971B2 (ja) | 1984-12-14 | 1984-12-14 | 入力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621971B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169926A (ja) * | 1985-01-22 | 1986-07-31 | Alps Electric Co Ltd | キ−ボ−ド入力装置におけるイメ−ジ発生防止方式 |
| JP5407919B2 (ja) * | 2010-02-16 | 2014-02-05 | 富士通モバイルコミュニケーションズ株式会社 | キースキャン装置および電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101235U (ja) * | 1981-12-28 | 1983-07-09 | 富士通株式会社 | キ−ボ−ドエンコ−ダ |
| JPS58161026A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | 入力装置 |
| JPS59182746U (ja) * | 1983-05-19 | 1984-12-05 | 日本ビクター株式会社 | スイツチ状態読取装置 |
-
1984
- 1984-12-14 JP JP59264945A patent/JPH0621971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61143829A (ja) | 1986-07-01 |
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