JPS60169152A - Wire connecting method - Google Patents
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- JPS60169152A JPS60169152A JP2282684A JP2282684A JPS60169152A JP S60169152 A JPS60169152 A JP S60169152A JP 2282684 A JP2282684 A JP 2282684A JP 2282684 A JP2282684 A JP 2282684A JP S60169152 A JPS60169152 A JP S60169152A
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Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置を高集積化し、且つ、配線抵抗を
低減するのに好適な配線接続方法に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a wiring connection method suitable for increasing the integration of semiconductor devices and reducing wiring resistance.
従来技術と問題点
一般に、化合物半導体装置に於いて、ソース及びドレイ
ン等のオーミック電極・配線であるオーミック・メタル
とショットキ・ゲートの電極・配線であるゲート・メタ
ルとを接続する場合、或いは、エンハンスメント／ディ
プレッション（Ｅ／Ｄ）構成の半導体装置に於けるよう
にゲート・メタルとゲート・メタルとを接続する場合、
それ等を覆う眉間絶縁膜に於けるそれぞれの対応個所に
コンタクト・ホールを形成し、それ等コンタクト・ホー
ル間を結合する配線メタルを形成することに依って行っ
ている。Prior Art and Problems In general, in compound semiconductor devices, when connecting ohmic metal, which is ohmic electrode/wiring such as source and drain, and gate metal, which is electrode/wiring of Schottky gate, or for enhancement. When connecting gate metal to gate metal as in a semiconductor device with /depression (E/D) configuration,
This is done by forming contact holes at corresponding locations in the glabella insulating film that covers them, and forming wiring metal to connect the contact holes.
このような従来技術に依った場合、良く知られているよ
うに、如何なるリソグラフィ技術を用いてコンタクト・
ホールを形成するにしても位置合わせ余裕が必要であり
、それが半導体装置の高集積化を妨げる一因になってい
る。また、コンタクト個所の数が多くなるので半導体装
置全体では相当な数に達し、その結果、配線抵抗が上昇
するが、更にまた、工程数は、当然、増加するから、製
造歩留り、信顧性は低下する。その外、段差を生ずるこ
とで、次ぎの工程にも悪影響を及ぼし、断線或いは短絡
を生ずる虞が増加し、これも製造歩留りや信頼性の低下
に結び付いている。When relying on such conventional technology, as is well known, any lithography technique can be used to form contacts.
Even when holes are formed, alignment margins are required, and this is one of the factors that prevents higher integration of semiconductor devices. In addition, the number of contact points increases, reaching a considerable number in the entire semiconductor device, resulting in an increase in wiring resistance.Furthermore, the number of process steps naturally increases, which reduces manufacturing yield and reliability. descend. In addition, the formation of a step has an adverse effect on the next process, increasing the risk of wire breakage or short circuiting, which also leads to a reduction in manufacturing yield and reliability.
前記のような諸問題を解消するには、オーミック・メタ
ルとゲート・メタル或いはゲート・メタルとゲート・メ
タルを直接接続することができれば良い。In order to solve the above-mentioned problems, it is only necessary to directly connect the ohmic metal and the gate metal or the gate metal and the gate metal.
然しなから、例えば、化合物半導体基板としてＧａＡｓ
１板を、オーミック・メタルとして（Ａｕ・Ｇｅ＋Ａｕ
）を、ゲート・メタルとして（Ｔｉ＋Ｐ ｔ ＋Ａｕ）
をそれぞれ用いる場合、通常、蒸着法にてオーミック・
メタルである（ＡＨ・Ｇｅ＋Ａｕ）膜を形成してから合
金化の熱処理を行うが、その場合、オーミック・メタル
の表面近傍にはＧａ等が析出してしまい、ゲート・メタ
ルである（Ｔ ｉ ＋ｐ ｔ ＋Ａｕ）を密着性良く接
続することが不可能である。また、密着性を向上する為
に、オーミック・メタル表面を、例えば、Ａｒ’イオン
を用いたイオン・ミリング等に依って清浄化することも
考えられるが、その時点では、ゲート形成予定部分、即
ち、活性領域が露出されているので、その部分がイオン
で損傷されてしまう為、実施は困難である。However, for example, GaAs is used as a compound semiconductor substrate.
1 plate as ohmic metal (Au・Ge+Au
) as the gate metal (Ti+P t +Au)
When using each, it is usually ohmic by vapor deposition method.
After forming a metal (AH・Ge+Au) film, alloying heat treatment is performed, but in that case, Ga etc. are precipitated near the surface of the ohmic metal, and the gate metal (T i +p t+Au) with good adhesion. Additionally, in order to improve adhesion, it is possible to clean the ohmic metal surface by, for example, ion milling using Ar' ions, but at that point, the area where the gate is to be formed, i.e. , is difficult to implement because the active region is exposed and will be damaged by ions.
発明の目的
本発明は、半導体装置に於けるオーミック・メタルとゲ
ート・メタルとを直接接続することを可能にする。OBJECTS OF THE INVENTION The present invention enables direct connection between ohmic metal and gate metal in a semiconductor device.
発明の構成
本発明の配線接続方法では、諸領域形成ずみの化合物半
導体基板上にソース及びドレイン等のオーミック電極・
配線であるオーミック・メタルを形成してから合金化の
為の熱処理を行い、次いで、該オーミック・メタル上に
密着性良好な金属膜を選択的に形成し、次いで、ショッ
トキ・ゲートの電極・配線であるゲート・メタルを形成
して前記オーミック・メタルと該ゲート・メタルとを前
記密着性良好な金属膜を介して直接接続する工程が含ま
れてなる構成を採っているので、オーミック・メタルを
形成し合金化の熱処理を行った後であっても、該オーミ
ック・メタルとゲート・メタルとの良好な接続が可能で
ある。Structure of the Invention In the wiring connection method of the present invention, ohmic electrodes such as a source and a drain are formed on a compound semiconductor substrate on which various regions have been formed.
After forming the ohmic metal that is the wiring, heat treatment is performed for alloying, then a metal film with good adhesion is selectively formed on the ohmic metal, and then the Schottky gate electrode/wiring is formed. The structure includes a step of forming a gate metal and directly connecting the ohmic metal and the gate metal through the metal film with good adhesion. A good connection between the ohmic metal and the gate metal is possible even after the formation and alloying heat treatment.
発明の実施例
図は本発明を実施して得られた半導体装置の一例を表す
要部切断斜面図である。The embodiment diagram of the invention is a cutaway perspective view of essential parts showing an example of a semiconductor device obtained by implementing the invention.
図に於いて、■は諸領域を形成ずみの化合物半導体基板
、２は例えば（Ａｕ−Ｇｅ＋Ａｕ）からなるオーミック
・メタル、３は例えばＴｉからなる密着性良好な金属膜
、４は例えば（Ｔｉ＋Ｐｔ＋Ａｕ）からなるゲート・メ
タルをそれぞれ示しいる。In the figure, ■ is a compound semiconductor substrate on which various regions have been formed, 2 is an ohmic metal made of, for example, (Au-Ge+Au), 3 is a metal film with good adhesion made of, for example, Ti, and 4 is, for example, (Ti+Pt+Au). Each gate metal is shown as follows.
図示の半導体装置を得るには、諸領域が形成された化合
物半導体基板１に蒸着法を適用することに依り（Ａｕ−
Ｇｅ＋Ａｕ）膜を形成し、次イテ、通常のフォト・リソ
グラフィ技術を適用することにより該（Ａｕ−Ｇｅ＋Ａ
ｕ）膜のバターニングを行ってオーミック・メタル２を
形成し、次いで、オーミック・メタル２の合金化熱処理
を行い、次いで、蒸着法を適用することに依りＴｉ或い
はｐｔ等の密着性良好な金属膜３を形成し、次いで、通
常のフォト・リソグラフィ技術を適用することにより金
属膜３のバターニングを行い、次いで、蒸着法を適用す
ることに依り（Ｔ ｉ ＋ｐ ｔ ＋Ａｕ）膜を形成し
、次いで、通常のフォト・リソグラフィ技術を適用する
ことにより該（Ｔｉ＋Ｐｔ＋Ａｕ）膜のバターニングを
行ってゲート・メタル４を形成する。To obtain the illustrated semiconductor device, a vapor deposition method (Au-
In the next step, by applying ordinary photolithography technology, the (Au-Ge+A) film is formed.
u) Form an ohmic metal 2 by patterning the film, then perform alloying heat treatment on the ohmic metal 2, and then apply a vapor deposition method to form a metal with good adhesion such as Ti or PT. Forming a film 3, then patterning the metal film 3 by applying a normal photolithography technique, and then forming a (T i + p t + Au) film by applying a vapor deposition method, Next, the gate metal 4 is formed by patterning the (Ti+Pt+Au) film by applying a normal photolithography technique.
このようにして、オーミック・メタル２とゲート・メタ
ル４とは、その両方に密着性良好な金属膜３を介して直
接接続される。尚、オーミック・メタル２の合金化熱処
理後に金属１！３を形成する理由は、金属膜３を構成す
る材料であるｐｔ或いはＴｉ等がオーミック・メタルと
しては化合物半導体基板Ｉとの接触抵抗の点で好ましく
ないことに依る。In this way, the ohmic metal 2 and the gate metal 4 are directly connected to each other via the metal film 3 with good adhesion. The reason why the metals 1!3 are formed after the alloying heat treatment of the ohmic metal 2 is that the material constituting the metal film 3, such as PT or Ti, is used as an ohmic metal due to its contact resistance with the compound semiconductor substrate I. It depends on what you don't like.
前記実施例は、オーミック・メタルとゲート・メタルと
の接続に関して説明したが、本発明はゲート・メタルと
ゲート・メタルとの接続にも応用することができる。Although the above embodiment has been described with respect to the connection between ohmic metal and gate metal, the present invention can also be applied to connection between gate metal and gate metal.
即ち、Ｅ／Ｄ構成の半導体装置では、どちらが一方のゲ
ート・メタルを先に形成し、その後に他方のゲート・メ
タルを形成して両者を接続することが行われているが、
その場合、第１層目のゲート・メタルの表面に酸化膜が
形成され易く、第２層目のゲート・メタルとの接続を良
好に行うことは困難であったが、本発明を応用すること
に依って容易に実現される。That is, in a semiconductor device with an E/D configuration, one of the gate metals is formed first, and then the other gate metal is formed to connect the two.
In that case, an oxide film is likely to be formed on the surface of the first layer gate metal, making it difficult to make a good connection with the second layer gate metal. However, the present invention can be applied. This can be easily realized by
即ち、例えば、第１層目のゲート・メタルとして（Ｔｉ
＋Ｐｔ＋Ａｕ＋Ｔｉ）なる構造とし、第２層目のゲート
・メタルとしては（’ｒ’ｉ＋ｐｔ＋Ａｕ）なる構造を
採用することに依り、密着性良好な接続が可能となる。That is, for example, as the first layer gate metal (Ti
+Pt+Au+Ti), and by adopting the structure ('r'i+pt+Au) as the second layer gate metal, connection with good adhesion is possible.
ところで、前記説明に於いては、半導体としてＧａＡｓ
を用いた場合について主に説明したが、本発明を、例え
ば、ＡｌＧａＡｓ−ＧａＡｓからなるヘテロ接合を有す
る半導体装置について適用すると更に優れた効果を得る
ことができる。By the way, in the above explanation, GaAs is used as the semiconductor.
Although the present invention has mainly been described with respect to the case where the present invention is applied to a semiconductor device having a heterojunction made of, for example, AlGaAs-GaAs, even more excellent effects can be obtained.
即ち、この種の半導体装置では、ゲート部分に於けるリ
セス構造を形成するのに、ＣＣ１ｚＦｚガスをエッチャ
ントとするプラズマ・エツチングに依り、ＡＡＧａＡｓ
とＧａＡｓとの選択的ドライ・エツチングを行うように
している。このような場合、合金化熱処理後のオーミッ
ク・メタル上にＴ１等のエツチング・レートが非常に低
い金属が存在しているとオーミック・メタルを損傷する
ことなくゲート部分のリセス・エツチングを行うことが
可能であり、しかも、オーミック・メタルとゲート・メ
タルとを密着性良く直接接続することができるのである
。That is, in this type of semiconductor device, plasma etching using CC1zFz gas as an etchant is used to form the recess structure in the gate portion.
Selective dry etching is performed between GaAs and GaAs. In such cases, if a metal with a very low etching rate such as T1 is present on the ohmic metal after alloying heat treatment, recess etching of the gate part cannot be performed without damaging the ohmic metal. This is possible, and moreover, the ohmic metal and gate metal can be directly connected with good adhesion.
発明の効果
本発明の配線接続方法に依れば、諸領域形成ずみの化合
物半導体基板上にソース及びドレイン等のオーミック電
極・配線であるオーミック・メタルを形成してから合金
化の為の熱処理を行い、次いで、該オーミック・メタル
上に密着性良好な金属膜を選択的に形成し、次いで、シ
式・７トキ・ゲートの電極・配線であるゲート・メタル
を形成して前記オーミック・メタルと該ゲート・メタル
とを前記密着性良好な金属膜を介して直接接続する工程
が含まれているので、オーミック・メタルとゲート・メ
タルとを容易に直接接続することができ、従来のように
、眉間絶縁膜にコンタクト・ホールを形成し、そのコン
タクト・ホール間に別に配線を形成して接続を行う必要
はなくなるから、コンタクト・ホールの位置ずれを考慮
した余裕を採ることが不要となって高集積化が容易とな
り、また、コンタクトの数が減少することに依り配線の
接触抵抗が低減され、更にまた、工程数も少なくなって
製造歩留りは向上する。Effects of the Invention According to the wiring connection method of the present invention, ohmic metals, which are ohmic electrodes and wirings such as sources and drains, are formed on a compound semiconductor substrate on which various regions have been formed, and then heat treatment for alloying is performed. Then, a metal film with good adhesion is selectively formed on the ohmic metal, and then a gate metal, which is the electrode/wiring of the 7-layer gate, is formed and the ohmic metal is bonded to the ohmic metal. Since the step of directly connecting the gate metal through the metal film with good adhesion is included, the ohmic metal and the gate metal can be easily directly connected, unlike the conventional method. Since it is no longer necessary to form contact holes in the glabella insulating film and to form separate wiring between the contact holes to make connections, it is no longer necessary to provide a margin to account for misalignment of the contact holes, resulting in high performance. Integration becomes easier, the contact resistance of wiring is reduced due to a reduction in the number of contacts, and the manufacturing yield is improved due to a reduction in the number of steps.
図は本発明を実施して作製された半導体装置の要部切断
斜面図を表している。
図に於いて、１は化合物半導体基板、２はオーミック・
メタル、３は接続すべき金属の両方に密着性良好な金属
膜、４はゲート・メタルをそれぞれ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −The figure shows a cut-away oblique view of essential parts of a semiconductor device manufactured by implementing the present invention. In the figure, 1 is a compound semiconductor substrate and 2 is an ohmic substrate.
3 indicates a metal film with good adhesion to both metals to be connected, and 4 indicates a gate metal. Patent applicant: Fujitsu Ltd. Representative Patent Attorney Shoji Aitani Representative Patent Attorney Hiroshi Watanabe −
Claims (1)
イン等のオーミック電極・配線であるオーミック・メタ
ルを形成してから合金化の熱処理を行い、次いで、該オ
ーミック・メタル上に密着性良好な金属膜を選択的に形
成し、次いで、ショットキ・ゲートの電極・配線である
ゲート・メタルを形成して前記オーミック・メタルと該
ゲート・メタルとを前記密着性良好な金属膜を介して直
接接続する工程が含まれてなることを特徴とする配線接
続方法。After forming ohmic metal, which is ohmic electrodes and wiring such as source and drain, on the compound semiconductor substrate on which various regions have been formed, heat treatment for alloying is performed, and then a metal film with good adhesion is formed on the ohmic metal. selectively forming a Schottky gate, and then forming a gate metal that is an electrode/wiring of a Schottky gate, and directly connecting the ohmic metal and the gate metal through the metal film with good adhesion. A wiring connection method characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282684A JPS60169152A (en) | 1984-02-13 | 1984-02-13 | Wire connecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282684A JPS60169152A (en) | 1984-02-13 | 1984-02-13 | Wire connecting method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169152A true JPS60169152A (en) | 1985-09-02 |
Family
ID=12093494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282684A Pending JPS60169152A (en) | 1984-02-13 | 1984-02-13 | Wire connecting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169152A (en) |
-
1984
- 1984-02-13 JP JP2282684A patent/JPS60169152A/en active Pending
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