JPS60166843U - デイスクモ−タ制御回路 - Google Patents
デイスクモ−タ制御回路Info
- Publication number
- JPS60166843U JPS60166843U JP1984053414U JP5341484U JPS60166843U JP S60166843 U JPS60166843 U JP S60166843U JP 1984053414 U JP1984053414 U JP 1984053414U JP 5341484 U JP5341484 U JP 5341484U JP S60166843 U JPS60166843 U JP S60166843U
- Authority
- JP
- Japan
- Prior art keywords
- diode
- differential amplifier
- input terminal
- control circuit
- positive input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来のビデオテープレコーダのディスクモータ
制御回路の一例を示した回路構成図、第2図は第1図で
使用されるC/R信号及びレビュー信号の特性を示した
図、第3図は高速再生時における第1図に示した回路の
要部等価回路図、第4図は本考案のビデオテープレコー
ダのディスクモータ制御回路の一実施例を示した回路構
成図、第5図は第4図のA部の等価回路図、第6図は本
考案の他の実施例の要部を示した回路構成図、第一7図
は第6図の高速再生時の等価回路図、第8図は本考案の
更に他の実施例の要部を示した回路構成図である。 1・・・・・・ディスクモータ、2・・・・・・位相比
較器、3・・・・・・周波数弁別器、4・・・・・・差
動増幅器、5・・・・・・ドライバ、6. 9. 11
. 12. 13・・・・・・ダイオード、7・・・・
・・トランジスタ、R,、R2,R3,R,。 R8,R8・・・・・・抵抗。 孟 i 第5図 m − (B) 200゜ 遥 轟 去
制御回路の一例を示した回路構成図、第2図は第1図で
使用されるC/R信号及びレビュー信号の特性を示した
図、第3図は高速再生時における第1図に示した回路の
要部等価回路図、第4図は本考案のビデオテープレコー
ダのディスクモータ制御回路の一実施例を示した回路構
成図、第5図は第4図のA部の等価回路図、第6図は本
考案の他の実施例の要部を示した回路構成図、第一7図
は第6図の高速再生時の等価回路図、第8図は本考案の
更に他の実施例の要部を示した回路構成図である。 1・・・・・・ディスクモータ、2・・・・・・位相比
較器、3・・・・・・周波数弁別器、4・・・・・・差
動増幅器、5・・・・・・ドライバ、6. 9. 11
. 12. 13・・・・・・ダイオード、7・・・・
・・トランジスタ、R,、R2,R3,R,。 R8,R8・・・・・・抵抗。 孟 i 第5図 m − (B) 200゜ 遥 轟 去
Claims (3)
- (1)ディスクモータから得られる回転検出信号を入力
する周波数弁別器と、同信号を入力する位相比較器と、
周波数弁別器の出力を負入力端子に入力し、位相比較器
の出力を正入力端子に入力する差動増幅器と、この差動
増幅器の出力に応じた回転数で駆動されるディスクモー
タとを有し、高速再生時前記位相比較器の出力をオフと
して、前記差動増幅器の正入力端子に固定電圧を供給し
てディスクモータの回転数を通常時と異なる値に保持す
るビデオテープレコーダのディスクモータ制御回路にお
いて、早送り再生時及び巻戻し再生時にハイレベルとな
る第1の信号を分圧する第1、第2の抵抗と、これら抵
抗の中間に直列に挿入される第1のダイオードと、この
第1のダイオードのアノード側から分圧電圧を引出して
前記差動アンプの正入力端子に印加する第2のダイオー
ドと、第1のダイオードのカソード側と、早送り再生時
にローレベル、巻戻し再生時にハイレベルとなる第2の
信号が印加される端子との間に挿介される第3のダイオ
ードと第3の抵抗との直列回路とを具備したことを特徴
とするディスクモータ制御回−路。 - (2) 前記第1のダイオードのカソードと第2の抵
抗との間に直列に第4のダイオードを挿介したことを特
徴とする実用新案登録請求の範囲第1項記載のディスク
モータ制御回路。 - (3)前記第1のダイオードのカソードと、前記第2の
信号が印加される端子とを第3の抵抗のみで接続したこ
とを特徴とする実用新案登録請求の範囲第2項記載のデ
ィスクモータ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984053414U JPS60166843U (ja) | 1984-04-13 | 1984-04-13 | デイスクモ−タ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984053414U JPS60166843U (ja) | 1984-04-13 | 1984-04-13 | デイスクモ−タ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60166843U true JPS60166843U (ja) | 1985-11-06 |
Family
ID=30574255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1984053414U Pending JPS60166843U (ja) | 1984-04-13 | 1984-04-13 | デイスクモ−タ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60166843U (ja) |
-
1984
- 1984-04-13 JP JP1984053414U patent/JPS60166843U/ja active Pending
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