JPS6016650B2

JPS6016650B2 - 除算装置

Info

Publication number: JPS6016650B2
Application number: JP54087825A
Authority: JP
Inventors: 武則牧野; 紀夫原田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-07-11
Filing date: 1979-07-11
Publication date: 1985-04-26
Also published as: JPS5611548A

Description

【発明の詳細な説明】本発明は、２ｎ−１による割り算装置に係る。

具体的には、並列プロセッサにおけるアドレ計算装置に
応用される。並列プロセッサでは、メモリコンフリクト
（競合）をなくすため、メモリバンク数を素数から選ば
れることがある。メモリバンク数を素数とすれば、並列
プロセッサを構成している各プロセッサが連続あるいは
等距離離れたアドレスに格納されている変数を参照する
限りメモリ競合が発生しない。この際、各プロセッサは
参照する変数のアドレスを素数で割り、剰余でメモリモ
ジュールを選び、商でもモジュール内アドレスを生成し
なければならない。一般に、素数による割り算は非常に
計算時間を要する。

引き算による実現では、ｍビットの情報をｎビットの素
数で割るとすれば、（ｍ−ｎ）回のシフトと引き算が必
要となる。ｍ−ｎがある程度大きいと計算時間がかかり
、特に、上記のように、メモリバンク決定のために使用
すると、計算時間の速さが問題にされる。２ｎ一１はあ
るｎについて素数になる。

この素数はメルセンヌ素数としてよく知られている。例
えば、ｎ＝２，３，５，７……でそれぞれ３，７，３１
，１２７というように素数である。本発明の目的は、２
ｎ一１による除算を高速に実行し、商と剰余を得る装置
を提供することにある。まず、本発明の原理について説
明する。与えられた２進数を一般性を失うことなく次の
ように２ｎ進表現で表わす。但し、２ｎ進でＫ桁である
とする。ａｘ−，２（ｋ‐１）ｎ＋ａｋ−２２（ｋ‐２
）ｎ＋……十もまず、ｅ２ｎを２ｎ−１で割ると次のよ
うに計算される。

したがって、与えられた２ｎ進数の各桁を２ｎ一１で割
るととなる。

この加算を行えば、仮りの商と剰余が得られるが、剰余
の加算を行うと２ｎを超えた結果が得られることがある
。

ａｋ‐，十ａｋ‐２十……十を＝ｂｍ‐，２（ｍ‐１）
ｍ十ｂｍ−２２（ｍ‐２）十……十ｂ。

と書くと再びｂｍ‐，２（ｍ‐１）ｎ十ｂｍ−２２（ｍ
‐２）ｎ十……十ムを２ｎ−１で割ることになる。

同じようにして係数ｂｍ‐，，…，ｂｏについて再び仮
りのと剰余を求めるすこの処理を？の係数（例えば、ｂ
′ｏ）以外の係数がすべて０になる、すなわち結果がｎ
桁に等しいか以下になるまで繰り返す。最終的に得られ
たｎ桁に等しいか以下の結果が２ｎ−１よりも小さけれ
ば剰余である。そうでなければ、桁あがりも１として剰
余を０にする。また商への桁上りはこの処理の間で生成
された仮りの液をすべて加算したものに剰余が２ｎ−１
に等しかったときの桁上りを加算したものである。商は
、次のように、仮りの商と桁上りを使用して計算される
。

（ａｋ‐，２（ｋ‐２）ｎ＋ａｋ‐，２（ｋ‐８）ｎ＋
・・・・・・十ａｋ‐，）十（ａｋ−２２（ｋ‐３）ｎ
＋ａｋ‐２２（ｋ‐４）ｎ十．・・…十ａｋ−２）十（
ａｋ−３２（ｋ‐４）ｎ＋ａｋ‐３２（ｋ‐５）ｎ十・
・・・・・十ａｋ‐３）十・・・・・・十（ａ２かり２
）十（ａ，）十（桁上り）桁上りを除いた計算は桁をそ
ろえて加算を行うことでも実行できる。

なお、剰余計算を行うために繰り返される回数はｋとｎ
‘こより静的に決めることができる。この回数は「ｋ／
が」十１回のオーダである。（ここで「−は「一内の値
よりも小さい技大の整数を表わす）。以上説明したよう
に２ｎ一１になる除算は加算を中心にした処理で行うこ
とができる。

もう少し問題を簡単に説明するために、ｋ＜ｎの場合に
ついて説明する。

この場合ａｋ‐，十ａｋ‐２十・・・十もの結果は２桁
を超えない。それをｂ，十２ｎ＋ｂｏと書く。仮りの剰
余はｂ，十ｂｏであり、結果をｃ，〆＋ｃｏと書くと、
剰余はｃｏ＋ｃ，（ここでｃ，は０か１）となり、この
剰余が２ｎ−１に等しければ桁上りｃ２を１とし剰余を
０にする。等しくなければｃｏ＋ｃ，が剰余であり桁上
りｃ２を０とする。一方、仮りの商は、
Ｚ（ａｋ−，２（ｋ‐２）ｎ＋ａｋ‐，２
（ｋ‐３）ｎ＋…．．・十ａｋ‐，）十（ａｋ‐２２（
ｋ‐３）ｎ＋ａｋ−２２（ｋ‐４）ｎ＋・・・・・・十
ａｋ−２）十……十（ａ２？十ａ２）十（ａ，）であり
、この結果にｂ，十ｃ．十ｃ２が加算され、商が求まる
。

次に説明する図面では仮りの商を計算するために、次の
ような計算を行っている。

最下位桁＝ａｋ‐，十ａｋ‐２十ａｋ‐３十．・・．・
・十ａ・下２桁目＝ａｋ‐，十ａｋ‐２十ａｒ３十……
十＆・：最上位桁＝ａｋ‐１計算は通常の加算であり、２ｎよりも大きな結果がでる
と上位桁へのキヤリーを生ずる。

次に図面を用いて詳細に説明する。

図は、本発明の・一実施例を示すブロック図である。

説明を簡単にするためぞ−１、すなわち３１による割り
算を考え、割られる２進数をｌａ行、すなわち、亥８−
１以下の値とする。この値を最下位から順に５桁づつの
ブロックに分け、順にブロックー，２，３，４と呼ぶ。
この２進数はあらかじめレジスタＲＥＧ格納されている
ものとする。ブロック１，２，３，４はそれぞれ、転送
線Ｂ１，Ｂ２，Ｂ３，Ｂ４を介して、除算装置ＤＩＶに
送られる。５桁加算回路ＡＯ１，Ａ０２，Ａ０３，Ａ０
４とオール１検出回路ＤＯＣは剰余を求めるために用意
されている。

加算回路ＡＯＩは転伝送線ＢＩとＢ２の内容を加算し、
５桁の出力を転送線ＲＯＩを介して加算回路Ａ０２へキ
ャリー（桁上り）を転送線ＣＯＩを介して加算回路Ａ０
２に送る。加算回路Ａ０２は転送線Ｂ３とＲＯＩの内容
と転送線ＣＯＩのキャリーを加算する。同様に加算回路
ＡＤ３は転送線Ｒ０２とＢＩの内容と転民鑑線Ｃ０２の
内容を加算し、加算回路Ａ０４は、転送線Ｒ０３とＣ０
３を加算し、結果を転送線Ｒ０４を介してオール１検出
回路ＤＯＣに送る。オール１検出回路ＤＯＣは、転送線
Ｆ０４の内容がすべて１、この場合５桁がすべて１、な
らば、転送線ＤＤＤにキャリーを送るとともに転送線Ｄ
Ｉにすべて０、５桁がすべて１でなければそのまま転送
線Ｒ０４の内容を転送線Ｄ１に送る。このＤＩが剰余で
ある。一方、加算回路ＡＯ１，Ａ０２，Ａ０３，Ａ０４
およびオール１検出回路ＤＯＣからのキヤリー転送線Ｃ
Ｏ１，Ｃ０２，Ｃ０３，Ｃ０４，ＯＤＤは加算回路Ａ０
５，Ａ０６，Ａ０７，Ａ０８により加算され、転送線Ｒ
０８にその結果が送られる。

加算回路ＡＩ１，ＡＩ２，ＡＩ３は商の最下位桁を決定
するものである。

加算回路ＡＩＩは転送線Ｂ２，Ｂ３を介してブロック
２とブロック３の内容を加算し結果を転送線ＲＩＩへキ
ャリーを転送線ＣＩＩへ送る。

加算回路ＡＩ２は転送線ＲＩＩの内容と転送線Ｂ４を介
して送られてくるブロック４の内容とを加算し、結果を
転送線Ｒ１２へキャリーを転送線Ｃ１２に送る。加算回
路ＡＩ３は、転送線Ｒ１２の内容と、加算回路Ａ０８か
らの加算されたキャリ−が転送される転送線Ｒ０８の内
容を加算し、キャリを転送線Ｃ１３に送り、結果を転送
線○２に置く、この転送線Ｄ２の内容が商の最下位桁で
ある。転送線ＣＩ１，Ｃ１２，Ｃ１３の内容は加算回路
ＡＩ４とＡＩ５により加算され、転送線Ｒ１５を介して
上位桁に送られる。次の上位桁の計算は加算回路Ａ２１
とＡ２２により行われる。

加算回路Ａ２１は、転送線Ｂ３とＢ４の内容を加算し、
結果を転送線Ｒ２１へ、キャリーをＣ２１へ送る。加算
回路Ａ２２は転送線Ｒ２１と加算回路Ａ１５からの転送
線Ｒ１５の内容を加算し、キャリーを転送線Ｃ２２へ、
結果を転恥送線Ｄ３に送る。転送線○３の内容が下位２
桁の内容を示す。

加算回路Ａ２３とＡ２４は技上位桁の計算を行う。加算
回路Ａ２３は転送線Ｂ４と転送線Ｃ２１の内容を加算し
、結果を転送線Ｒ２３に送り、加算回路Ａ２４は転送線
Ｒ２３と転送線Ｃ２２を加算し、結果を転送線Ｄ４に送
る。この転送線Ｄ４の内容が欧上位桁の内容である。こ
の装置の実際の動きを説明するため、２６２２をジー１
で割り算する場合を例にとる。

２６２２＝母鞍。

皆皆（２進表現）Ｂ十Ｂ２十Ｂ３十＆＝１００１０（１
０はキヤ１」−）剰余＝０１０十１０＝１００＝４（Ｉ
Ｑ隼）Ｂ＋Ｂ２十Ｂ３十１０＝１１１０（１はキヤＩＪ
−）Ｂ＋Ｂ２十１＝１１０（キヤリーはなし）Ｂ＝１０
１商＝１０１１１０１１０＝３７４（ＩＧ隼）となり、普
通に計算した結果と一致する。

以上説明したように本発明によれば、２ｎ−１による割
り算は、簡単な加算により実現でき、高速に計算できる
とともにより少ないハードウェア量で実現できる。

なお、以上の説明では、グー１やグー１といったように
ｎの値として具体的な整数を使用しているが、任意の整
数の場合に対する拡張を束縛するものではない。

また、図は、説明を簡単にするため、わかりやすい回路
構成を採用しているが、キャリールックアヘッドを使用
した高速化が考えられるが、本発明と既存の高速化手段
の組合せにすぎない。

【図面の簡単な説明】

図は本発明の一実施例を示す除算装置のブロック図を示
す。図において、ＲＥＧは割られる２進数が格納されるレジ
スタ、ＤＷは除算装置、ＡＯ１，Ａ０２，Ａ０３，Ａ０
４，Ａ０５，Ａ０６，Ａ０７，Ａ０８，ＡＩｌ，ＡＩ２
，ＡＩ３，ＡＩ４，ＡＩ５，Ａ２１，Ａ２２，Ａ２３，
Ａ２４は５桁加算回路、ＤＯＣはオール１検出装置をそ
れぞれ示す。

Claims

【特許請求の範囲】１与えられたＫ桁の２＾ｎ進数（但し、ｎは正の整数
）であるａ＿ｋ＿−＿１２＾（＾ｋ＾−＾１＾）＾ｎ＋
ａ＿ｋ＿−＿２２＾（＾ｋ＾−＾２＾）＾ｎ＋……＋ａ
＿０（但し、０≦ａ＿ｉ＜２＾ｎ，ｉ∈〔０，ｋ−１〕
を２＾ｎ−１で割り、商と剰余を求める除算装置におい
て、前記２＿ｎ進数のすべての係数（ａ＿ｋ＿−＿１，
ａ＿ｋ＿−＿２，……，ａ．）を加算し、加算結果の下
ｎ桁を超える内容（キヤリーと呼ぶ）が０でなければ、
加算結果のキヤリーが０になるまで繰り返し加算結果の
キヤリーと下ｎ桁の内容を加算する第１の加算手段と、
前記第１の加算手段の出力であるｎ桁の内容が２＾ｎ−
１に等しければ、キヤリーを１にするとともに剰余を０
にし、等しくなければ、キヤリーを０にするとともに前
記第１の加算手段の出力を剰余とするオール１検出手段
と、（ａ＿ｋ＿−＿１２＾（＾ｋ＾−＾２＾）＾ｎ＋ａ
＿ｋ＿−＿１２＾（＾ｋ＾−＾３＾）＾ｎ＋……＋ａ＿
ｋ＿−＿１）＋（ａ＿ｋ＿−＿２２＾（＾ｋ＾−＾３＾
）＾ｎ＋ａ＿ｋ＿−＿２２＾（＾ｋ＾−＾４＾）＾ｎ＋
……＋ａ＿ｋ＿−＿２）＋（ａ＿ｋ＿−＿３２＾（＾ｋ
＾−＾４＾）＾ｎ＋ａ＿ｋ＿−＿３２＾（＾ｋ＾−＾５
＾）＾ｎ＋……＋ａ＿ｋ＿−＿３）＋……＋（ａ＿２２
＾ｎ＋ａ＿２）＋ａ＿１を計算し計算結果に第１の加算
手段で生成されたすべてのキヤリーとオール１検出手段
で生成されたキヤリーを加算し、加算結果を商とする第
２の加算手段により構成されることを特徴とする除算装
置。