JPS601651B2

JPS601651B2 - 乱数発生方式

Info

Publication number: JPS601651B2
Application number: JP52137169A
Authority: JP
Inventors: 知洋清水
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1977-11-14
Filing date: 1977-11-14
Publication date: 1985-01-16
Also published as: JPS5469345A

Description

【発明の詳細な説明】本発明は、例えば小型電子式計算機等に於る乱数発生方
式に関する。

一般に、乱数を発生させる方法としては物理的現象（例
えば宇宙線のカウント）、演算（例えば平均採中法、乗
算型合同法及び混合型合同法等）があり、これ等を用い
て従来から次のような乱数発生装置が考えられている。

即ち、その１つは乱数発生の為に設けられたキーの押圧
時間を計数し、この押圧時間に比例した疑似乱数を発生
させるものであり、乱数ａｎはａｎ＝ｆ（ｔ）で表わさ
れるものである。また、他の１つ予め内部に有する複数
の初期値を用い所定の潮化式を所定回実行することによ
り乱数を発生させるものであり、乱数ａｎはａｎ＝ｆ（
ａｎ−，）で表わされるものである。しかしながら、こ
れ等の乱数発生方式に於ては、前者は次に発生する乱数
を予想することはできないが、計数の為のカウントクロ
ックを十分に早くしなければ意図的な押圧操作により乱
数の発生される範囲が制限されてしまうものであり、後
者は潮化式の選び方によって十分な精度の乱数を発生さ
せることができるが、反面初期値及び演算回数には乱数
が得られないため、いくつかの系列をもった乱数が発生
されてしまい場合によっては次に出力される乱数が予測
されることになる。

このように、上述した二つの従釆例には夫々欠点があり
、簡単な装置でしかも精度の高い乱数を発生させること
はできなかった。本発明は上記事情に鑑みてなされたも
ので、キーの押圧時間により得られる乱数と所定の漸化
式により得られる乱数を組み合わせることにより、簡単
な回路構成でしかも極めて精度の高い乱数を発生し得る
乱数発生方式を提供することを目的とする。即ち、本願
は上記目的を達成する為に、キーの押圧時間を計数し乱
数ａｎをａｎ＝ｆ（ｔ）なる関係で求め、この乱数ａｎ
に更に所定の鰯化式による演算処理を施し、出力する乱
数ＡｎをＡｎ＝ｆ（Ａｎ−，，ｔ）とすることにより極
めて精度の高い乱数を得るようにしたものである。

以下第１図乃至第４図を参照しながら本発明の一実施例
につき説明する。

第１図は本発明の原理的なブロック構成を示すもであり
、１は乱数を発生させる為のＲＡＮキーである。しかし
て、このＲＡＮキー１の操作信号は制御部２内に設けら
れたＲＡＮキー押圧検出回路２ａに印加され、このＲＡ
Ｎキー押圧検出回路２ａからはＲＡＮキー１が押圧され
続けていることを示す信号が出力される。この信号は、
制御部２内に設けられた計数及び漸化式演算（本実施例
では２乗演算）制御機能を有する乱数制御部２ｂに印加
され、この乱数制御部２ｂからはＲＡＮキーーが押圧さ
れ続けている間計数回路３にアップカウント指令が与え
られる。従って、計数回路３はＲＡＮキー１が押圧され
ている間所定の計数パルスに応じて計数動作を行い、Ｒ
ＡＮキーーの押圧時間‘、比例した計数値を得るもので
ある。しかして、ＲＡＮキー１の押圧が解除されるとＲ
ＡＮキー押圧検出回路２ａはＲＡＮキーーのＯＦＦ状態
を検出し、この検出信号を乱数制御部２ｂに送出する。
乱数制御部２ｂはこの信号が印加されることにより計数
回路３の計数内容（データ）を演算回路４に転送させる
命令を発生し、このデータは演算回路４内のレジスタ４
ａ，４ｂに格納される。そして、このレジスタ４ａ，４
ｂに格納されたデータは共に２秦演算回路４ｃに送出さ
れて２乗演算が実行され、その結果がレジスタ４ｄに格
納されると共に計数回路３は１だけダウンカウントされ
る。なお、レジスタ４ｄへの格納は、上位桁優先で行う
アンダーフロー形式とする。しかして、このレジスタ４
ｄに格納された結果はしジスタ４ａ，４ｂに転送されて
これ等のデータ間で再び二乗演算を行い、計数回路３を
１だけダウンカウントさせる動作が計数回路３が「０」
になるまで繰返し行なわれる。即ち、この演算の実行中
は奪判定回路５によって計数回路３の内容が「０」にな
ったか否かが判定されているもので、この判定回路６で
「０」が検出されるとその検出信号は乱数制御部２ｂに
送出され、この乱数制御部２ｂからは２乗演算を行なわ
せる為の一連の制御信号は出力しなくなり、次にレジス
タ４ｄの所定の下位桁を選択して乱数として出力するも
のである。本発明はこのようにして、まず計数回路３に
於てＲＡＮキー１の押圧時間に比例した乱数ａｎ＝ｆ（
ｔ）を得、次にこの乱数を用いてその計数内容に基づく
二乗演算をアンダーフローごせながら実行し、最終的な
乱数として所定の下位桁を用いることにより、結果的に
平均孫中法による乱数ａｎ＝ｆ（ａｎ‐．）と組み合わ
せたＡｎ＝ｆ（Ａｎ‐，，ｔ）なる乱数肌を発生させ得
るものである。次に、第２図のブロック図を参照しなが
ら本発明を小型電子式計算機に適用した場合について説
明する。

図中１１は各種マイクロ命令がストアされているＲＯＭ
であり、該ＲＯＭＩＩからは、後述するＲＡＭ１２の
被演算数を記憶しているレジスタの行アドレスを指定す
る信号〔ＦＵ〕、演算数を記憶しているレジスタの行ア
ドレスを指定する信号〔ＳＵ〕、上記ＲＡＭ１２の被演
算数を記憶しているレジスタの列アドレスあるいは処理
開始列アドレスを指定する信号〔ＦＬ〕及び演算数を記
憶しているレジスタの列アドレスあるいは処理終了列を
指定する信号〔ＳＬ〕、演算命令、数値コード等のコー
ド信号〔Ｃ〕、転送命令等のィンストラクション信号〔
ＷＳ〕及び上言己信号〔ＦＬ〕，〔ＳＬ〕のモードを切
換るモード設定信号〔Ｍ〕、自己の次アドレスを指定す
る信号〔ＮＡ〕が各々バスラィンａ〜ｇを介して並列的
に出力している。そして、バスラインｇを介して出力す
る信号〔ＮＡ〕は、アドレスレジスター３に一時的に記
憶される。アドレスレジス夕１３の出力は、アドレスデ
コーダー４に入力する。このアドレスレコーダー４は、
入力した信号を各アドレスにデコードして上記ＲＯＭＩ
Ｉに供給し「ＲＯＭＩＩのアドレス指定を行う。ま
た、信号〔ＩＮＳ〕及び〔Ｍ〕は各々バスラィンｆを介
してィンストラクションデータ１５に印加される。この
インストラクシヨンデコーダ１５は、タイミングデコー
ド１７から入力される３相のタイミング信号ｔ，，ｔ２
，ｔ３に同期して制御信号○，〜０９及び判断信号Ｊを
出力する。上記タイミングデコーダ１７は、クロック？
，，？２等のタイミング信号を発生するタイミングカウ
ンター６の出力をデコードして上記タイミング信号ｔ，
〜ｔ３を出力する。また、上記ＲＡＭ１２のレジスタの
行アドレスを指定する信号〔ＦＵ〕及び〔ＳＵ〕は、各
々バスラィンａ，ｂを介してゲート回路○，，Ｇ２に印
加され、これらゲート回路○，，Ｇ２の出力は、バスラ
インｈを介してＲＡＭ１２の行アドレス入力端子〔ＵＡ
Ｕ〕に入力する。

なお、上記ゲート回路○，には、タイミングデコーダ１
７から出力するタイミング信号らがィンバータ１８を介
して供給され、ゲート回路○２にはタイミング信号しが
直接供給されて、このタイミング信号により開閉制御さ
れている。第〜表また、上記信号〔ＦＬ〕及び〔ＳＬ〕は、上記第１表に
示す如く、モード信号〔Ｍ〕が“１”の場合は被演算数
及び演算数の記憶されている所定のレジスタの列アドレ
ス指定、モード信号〔Ｍ〕が“０”の場合は処理の開始
及び終了列アドレス指定を行なるものであり、その各出
力は、各々バスラインｃ，ｄを介してインストラクショ
ンデコーダ１５の出力信号０，，０２により開閉制御さ
れるゲート回路Ｇ３及びＧ４に印加される。

しかして、このゲート回路○３，０４の出力は、共に入
出力共通バスラィンｉに出力され、上記ＲＡＭ１２の列
アドレス入力端子ＲＡＬに入力すると共に、アダ−回路
２１に入力する。一方、上記ＲＡＭ１２は、例えばＸ，
Ｙ，Ｚのアキュムレータレジス夕及びＡレジスタ等種々
のレジスタが行方向に配設されており、これら各レジス
タは、上記行アドレス入力端子〔ＲＡＵ〕の入力により
、また、各レジスタの桁は上記列アドレス入力端子〔Ｒ
ＡＬ〕の入力により夫々指定される。

しかして、上記行及び列アドレスによりアドレス指定さ
れた演算数、被演算数あるいは転送等の為に読み出され
たデータはＲＡＭ１２内に設けられているラツチ回路に
一旦読み込まれ、出力端子〔ＯＵＴ〕より並列４ビット
のデータとして出力される。この出力されたデータはバ
スラインｊを介してタイミング信号ｔ，．ぐ，で読み込
み制御され◇２で書き出されるバッファレジスタ２０に
入力される。このバッファレジスタ２０に貯えられたデ
ータは、タイミング信号土」及びインストラクション
デコーダ１５から出力される信号０４によって制御され
るゲート回路Ｇ６を介して並列加減算動作するアダー回
路２１へ送られる。また、上記ＲＡＭ１２の出力端子
ＯＵＴからバスライソｊに出力されるデータは、タイミ
ング信号ｔ，及びインストラクションデコーダ１５から
出力される信号０５によって制御されるゲート回路Ｇ７
を介してアダ−回路２１へ送られる。なお、本実施例で
は、演算数を記憶しているレジスタの行アドレスを指定
する信号〔ＳＵＩ〕はゲート回路Ｇ２によりｔ，のタイ
ミングで出力し、被演算数を記憶しているレジス夕の行
アドレスを指定する信号〔ＦＵ〕はゲート回路Ｇ，によ
りら及びらのタイミングで出力するよう設定され、また
ＲＡＭ１２にはインストラクションデコーダ１５から出
力される信号０６及びタイミング信号ｔ３が印加されて
いるゲート回路Ｇ８の出力が読み出し書き込み信号Ｒ／
Ｗとして印加されているため、上記バスラインｊに出力
するデータのうち、演算数はバッファレジスタ２０‘こ
貯えられた後、ｔ２及びｔ３のタイミングでゲート回路
Ｇ６を介してアダー回路２１へ送られ、被演算数はそ
のままｔ２及びｔ３のタイミングでゲート回路Ｇ７を介
してアダー回路２１へ送られる。そしてこのアダー回路
２１における演算結果等の出力は、表示部（図示略）に
送出されると共にＲＡＭ１２のデータ入力端子〔ＩＮ〕
に送られゲート回路Ｇ８よりｔ３．◇，のタイミングで
出力されるＲ／Ｗ信号に制御されてＲＡＭ１２の所定の
レジスタに書き込まれる。また、このアダー回路２１の
出力は上記表示部及びＲＡＭ１２の他のオア回路２２を
介して判断回路２３のデータ側ラッチ回路２３ａに印加
されると共にＬ．◇，のタイミングでバッファレジスタ
１９にも謙込まれる。このバッファレジスタ１９に諸込
まれたデータは、ｔ，．ぐ２のタイミングで謙出され、
ィンストラクションデコーダ１５から出力される信号０
３によって制御されるゲート回路Ｇ５を介して出力され
る。このバッファレジスタ１９からゲート回路Ｇ５を介
して出力されるデータは、ＲＡＭ１２の列タアドレス
入力端子「ＲＡＬ」に入力されると共にアダー回路２１
へ入力され、更にＲＯＭＩＩから出力される列アドレス
ＳＬと共に一致回路２４に入力される。しかして、この
一致回路２４の出力は、タイミングカウンタ１６及びタ
イミングデコ０ーダ１７から出力されるクロック２・及
びらと共にナンド回路２５に印加され、このナンド回路
２５の出力はクロツクパルスＪＲｏＭＡとしてアドレス
レジスタ１３へ印加される。また、アダー回路２１のキ
ャリー／ボロー出力は判断回路２３のキヤＩＪ−／ボロ
ーラツチ回路２３ｂにセットされ、これ等ラッチ回路２
３ａ及び２３ｂの各出力はインストラクションデコーダ
１５から出力される判断信号１により開閉制御される判
断用ゲート回路２６に印加される。そして、この判断用
ゲ−ト回路２６の出力は、アドレス修飾用信号としてア
ドレスレジスター３に印加されオア加算される。２７は
乱数発生用のＲＡＮキー２７ａ、ランキ−２７ｂ、ファ
ンクションキー２７ｃ等より成るキー入力部で、例えば
ＲＡＭ１２内の所定の桁でカウントされる内容に基づい
てサンプリングされ、その操作出力はキー入力バッファ
２８に読込まれる。

このキー入力バッファ２８の出力はインストラクション
デコーダ１５から出力される信号０７によって開閉制御
されるゲート回路Ｇ９とを介してアダー回路２１に入力
される。なお、このアダー回路２１には、インストラク
ションデコーダ１５から出力される信号０８（減算指令
信号）及びタイミング信号ｔ，が印加されているゲート
回路○，ｏの出力が減算指令として入力されている。ま
た、ＲＯＭＩＩから出力されるコード信号Ｃはインスト
ラクションデコーダ１５から出力される信号０９により
開閉制御されるゲート回路○，．を介して、上記キー入
力信号と共にアダー回路２１に送出される。次に第３図
のフローチャート及び第４図Ａ，Ｂの状態図を参照しな
がら第２図に示す回路構成に於る作用について説明する
。

第３図処理ａはキー入力部２７の各キーのサンプリング
及びキー判断を行うもので、上述した如くＲＡＭ１２
内の所定の桁をカウント桁として用い、このカウント桁
の内容をデコードして所定のサンプリング信号を発生さ
せサンプリング操作を行う。

しかして、キーのオンオフ信号は一担キー入力バッファ
２拍こ記憶され、その後ィンストラクションデコーダ１
５から出力かれる信号０７により開閉制御されるゲー
ト回路Ｇ９、アダー回路２１を介してＦＵ，ＦＬにアド
レス指定されるＲＡＭ１２の所定の領域に格納される。
この格納データは、その後所定の処理によりいずれのキ
ーに対応するデータであるかが判断されるが、ＲＡＮキ
ー２７ａであることが判断されると処理ｂに進む。なお
、処理ａにてキーオンが検出されない間は処理ａのサン
プリングを続ける。そして、処理ｂでは、上記処理ａと
略同様のキーサンプリングをＲＡＮキー２７ａにのみ着
目して行いＲＡＮキー２７ａが押圧されている時はステ
ップＣに進む。このステップＣはＲＡＭ１２内に設けら
れたＡレジスタの５〜８桁Ａ４〜Ａ７に対し「十１」す
る演算を実行するもので、行アドレスＳＵ及びＦＵはＡ
レジスタに対応するアドレスを出力し、列アドレスＦＬ
及びＳＬは夫々処理開始列「４」及び「７」を出力する
。従って、ｔ，のタイミングではＡレジスタの５桁目が
指定され、５桁目の内容がバッファレジスタ２０‘こ読
み込まれる。ｔ２のタイミングではこのバツフアレジス
タ２０の出力がゲート回路○６を介してアダー回路２１
に印加されると共にＲＯＭＩＩからゲート回路Ｇ，．を
介して出力されたコード信号「１」がアダー回路２１に
印加される。従ってアダー回路２１ではＡレジスタの５
桁目のデータに「１」を加算する動作が行なわれ、その
結果はｔ３のタイミングで再びＡレジスタの５桁目‘こ
書き込まれる。しかして次のサイクルに於るｔ，では、
前回のサイクルのＬのタイミングで「ＦＬ＋，一された
結果が格絡されているバッファレジスタ１９の出力によ
り６桁目が指定されるがコード信号〔Ｃ〕は出力してい
ないので、前回の演算によるキャリーの処理のみが行な
われ、この処理は８桁目まで実行される。即ち８桁目で
は、バッファレジスター９の出力が「７」となっており
またＲＯＭＩＩから出力される終了列アドレスＳＬも「
７」であることにより一致回路２４で一致が検出されナ
ンド回路２５がアドレスレジスタ１３の議込みクロツク
ＪＲｏＭＡを出力し、再び処理ｂに進んで、ＲＯＭＩＩ
からは次に再び処理ｂの各命令が出力される。このよう
に、キー入力部２７のＲＡＮキー２７ａが操作され続け
ている間は処理ｂ及びステップｃが交互に繰り返されレ
ジスタＡの５桁目から８桁目に対する「十１」演算が行
なわれることによりＲＡＮキー２７ａの押圧時間に比例
した計数値を得ているものである。そこで、今最初にＲ
ＡＮキー２７ａが操作されたとすると第４図ＡのＡ−１
に示す如くＡレジスタは「０」であり、この状態からＡ
川２及びＡ−３に示す如く順次「十１」ごれる。しかし
て、この計数値がＡ−４に示す如く「１２３」になった
時にＲＡＮキー２７ａが「ＯＦＦ」したとすると、処理
ｂでこの「ＯＦＦ」状態が険出され次にステップｄに進
む。このステップｄはＡレジスタの内容をＸレジスタに
転送するもので、行アドレスＳＵによりＡレジスタを指
定し、ＦＵ‘こよりＸレジスタを指定する。また、列ア
ドレスは、ＦＬにより開始列アドレス「０」を、ＳＬに
より終了列アドレス「７」を夫々指定し、Ａレジスタの
１桁目から８桁目Ａｏ〜Ａ７の内容をＸレジスタの１桁
目から８桁目Ｘｏ〜Ｘ７に転送するものである。即ち、
この転送は、ｔ，のタイミングでＡレジスタの１桁目の
内容をバッファレジスタ２０にセットし、このバツフア
アレジスタ２０の出力をゲート回路Ｇ６及びアダー回路
２１を介してｔ３のタイミングで×レジスタに書き込む
もので、列アドレスは上，のタイミングで順次「十１」
されバッファレジスタ１９に格納されることにより更新
され８桁目まで順次実行されるものである。しかして、
８桁目の転送が終了すると、上記同様の動作によりナン
ド回路２５からアドレスレジスタ１３の議込みクロツク
ＯＲｏＭＡが出力され次に処理ｅに進む。なお、ステッ
プｄに於る転送の結果Ａレジス夕及び×レジスタの記憶
状態は第４図Ａ−５に示す如くなる。処理ｅは、Ｘレジ
スタの記憶客を順次二乗していくもので、後述するステ
ップｆと交互に実行しＡレジスタの第５桁目Ａ４に格納
されている数値に示された回数だけ二乗演算を繰り返す
ものである。なお、この二乗演算はアンダーフローさせ
ながら実行する。即ち、上記ステップｄによりＸレジス
タには「０１２３００００」が転送されているので、処
理ｅではまず所定の演算レジスタを使用して「１２３０
０００×１２３００００」の演算を実行し、その結果「
１５１２９００００００００」を得るが、アンダーフロ
ーさせることにより上位８桁がＸレジスタに格納され、
次にステップｆに進む。

このステップｆは、Ａレジスタの５桁目Ａ４から「１」
を減じ、その結果を再びＡレジスタの５桁目に格納する
と共に、この減算でボローが生じたか否かを同時に判断
する。即ち、ＳＵ及びＳＬによって指定されたＡレジス
タの５桁目Ａ４のデータはｔ，でバッファレジスタ２０
に読込まれ、ｔ２のタイミングで、このバッファレジス
タ２０の出力及びＲＯＭＩＩから出力されゲート回路
○，．を介して出力されたコード信号「１」がアダー回
路２１に印加され、また、オペレーションデコーダ１５
からは減算を指令する信号０８及び判断を実行させる信
号が出力されることにより、ら及びらのタイミングで「
３一１」の減算が実行され、その結果「２」はＦＵ，Ｆ
Ｌにアドレス指定されるＡレジスタの５桁目へに書き込
まれると共に、オア回路２２を介して判断回路２３のラ
ッチ回路２３ａにセットされる。また、この演算による
ボロー信号（今は出力していない）は判断回路２３のラ
ツチ回路２３ｂにセットされ、これ等ラッチ回路２３ａ
，２３ｂの出力は信号Ｊにより開成ごれている判断用ゲ
ート回路２６を介し、アドレス修飾用信号としてアドレ
スレジスタ１３に印加される。なお、この判断の結果ボ
ローがない場合には再び処理ｅに戻る如くアドレス修飾
がなされ、ポローがあった場合には次のステップｇに進
む如くアドレス修飾がなされる。しかして、この処理ｅ
及びステップｆを実行した結果Ａレジスタ及び×レジス
タの格納状態は第４図Ａ−６に示す如くなり、またステ
ップｆの減算の結果ボローは生じないので次に再び処理
ｅに進む。従って、今回の処理ｅでは「１５１２９００
０×１５１２９０００」の演算が行なわれ、その結果の
上位８桁「２２８総６６４」がＸレジス外こ格納され、
次にステップｆに於てＡレジスタの５桁目Ａ４から「１
」を減じる動作が行なわれ、その結果「１」が再びＡレ
ジス夕の５桁割こ格納される。この時のＡレジスタ及び
×レジスタの格納状態は第４図ＡのＡ−７に示す如くで
ある。このようにして処理ｅ及びステップｆを交互に繰
り返し、×レジスタに記憶されている内容の二乗がＡレ
ジスタの５桁目に記憶されている内容に示される回数だ
け繰り返され、その結果Ａレジスタ及び×レジスタの格
納状態は第４図ＡのＡ−８及びＡ−９の如く変化する。
しかして、このＡ−８からＡ−９に変化した際、ステッ
プｆに於る減算の結果ボローが発生し、ラツチ回路２３
ｂにセットされる為、アドレスレジスタ１３のアドレス
は次にステップｇに進む如くアドレス修飾される。この
ステップｇは×レジスタの１桁目から８桁目Ｘｏ〜Ｘ７
の内容をＡレジスタの１桁目から８桁目Ａｏ〜んに転送
するもので、上記ステップｄと同様の動作により実行さ
れる。なお、このステップｄでＸレジスタの内容をＡレ
ジス外こ転送するのは、この二乗演算により得られた乱
数を次の計数の初期値にする為で、出力する乱数をより
精度の高いものにするためのものである。しかして、こ
のステップｇを終了するとＡレジスタ及び×レジスタの
格納状態は第４図ＡのＡ−１０に示す如くなり、次にス
テップｈに進んでＸレジスタの３桁目から８桁目Ｘ２〜
Ｘ７にＲＯＭＩＩから出力されたコード信号Ｃ（プラ
ンキングコード）が書き込まれ、Ｘレジスタの格納状態
は第４図ＡのＡ−１１に示す如くなる。そして、この一
連の動作により得られた結果「７０」が乱数として表示
される。しかして、次に再びＲＡＮキー２７ａが操作さ
れると処理ａにてＲＡＮキー２７ａが操作されたことが
判断され処理ｂに進む。

そして、この処理ｂ及びステップｃを上述した如く交互
に繰り返しＲＡＮキー２７ａの押圧時間に比例した計数
値を得るが、この計数の初期値は前回の二乗演算の結果
、即ち「２７４４６１７０」となっている。そして、Ｒ
ＡＮキーの押圧されている間に「５６」の計数が成され
たとするとＡレジスタの５桁目から８桁目に「十５６」
これ、このＡレジスタの記憶内容は第４図ＢのＢ−１，
Ｂ−２・・・・・…・Ｂ−３の如く変化しその記憶内容
は、「２８００６１７０」となって次にステップｄに進
む。このステップｄは上述した如くＡレジスタの内容を
Ｘレジスタに転送するもので、その結果Ａレジス夕及び
×レジスタの記憶状態は第４図ＢのＢ−４に示す如くな
り次に処理ｅに進む。この処理ｅでは、ステップｄで転
送されたＡレジスタの内容「２８００６１７０」を二乗
し「７８４３４５５５」を得て次にステップｆに進む。
しかして、このステップｆではＡレジス夕の５桁目Ａ４
から「１」を減じる動作、即ち「０−１」が行なわれ、
ボローが発生することによりＡレジスタ及び×レジスタ
の記憶状態は第４図ＢのＢ−５に示す如くなり次にステ
ップｇに進む。そして、このステップｇ及びステップｈ
を上記同様に実行することによりＡレジスタ及び×レジ
スタの記憶状態は第４図ＢのＢ−６及びＢ−７の如く変
化され乱数「５５」が表示される。このように、上記実
施例ではＲＡＮキー２７ａの押圧されている時間を中間
桁を使用して計数し、この計数値を初期値とすると共に
この計数値の最下桁に示された回数の二乗演算をアンダ
ーフローさせながら実行し、その結果の下位２桁を乱数
とすることにより何ら特別の付加回路を設けることなく
小型電子式計算機の基本的な命令を組み合わせるので簡
単に精度の高い乱数を得ることが出来る。

また、２回目以降のＲＡＮキー２７ａの押圧時間の計数
は、二乗演算により得られた乱数を初期値として行うこ
とにより、乱数の為の初期値は全く乱雑なものとなる。
次に、第５図を参照しながら本発明の他の実施例につい
て説明する。

なお、上記実施例と同様なステップ及び処理については
同一の参照番号を付しその説明を省略する。本実施例は
、乱数の為の初期値は前回までの演算に使用されていた
レジス夕の記憶内容を用い、ＲＡＮキー２７ａの押圧時
間に比例した計数を「０〜１５」の間でサィクリックに
行なわせ、その計数値に示された回数の二乗演算を実行
させるものである。即ち、処理ａによってＲＡＮキー２
７ａが操作されたことが検出されると処理ｂに進み、こ
の処理ｂ及びステップｉをＲＡＮキー２７ａが押圧され
ている間交互に繰り返す。このステップｉはＲＡＭ１
２内の所定の記憶エリア（１桁）を用いて「０〜１５」
の間で計数するもので、ＲＡＮキー２７ａの押圧が解除
されると次にステップｊに進み例えば演算の補助レジス
タとして使用され、中間結果等の不定なデータが格納さ
れているＡレジスタの内容を×レジスタに転送し、次に
処理ｅに進み上述したと同機に二乗演算を行う。しかし
て、このステップｃを一回実行する毎に次のステップｋ
ｌこ於て上記ステップｉで計数した「ｃ」の内容から「
１」を減じ処理ｅの「ｘ２」及びステップｋの「ｃ−１
」の夫々の演算をステップｋの「ｃ−１」によってボロ
ーが発生するまで繰り返す。なお、このステップｋに於
るアドレス修飾の方法は上記したステップｆに於る場合
と同様である。そして、このステップｋに於てボローが
発生すると次にステップｇ及びｈを上記同様に実行して
２桁の乱数を得るものである。このように、本実施例で
は乱数を求める為の初期値としては、乱数を求める演算
の前に使用されていた所定のレジスタの記憶値を用い、
その後その結果を初期値として、Ｒ山Ｎキー２７ａの押
圧時間内にカウントされた計数値の値だけ二乗演算を施
すことにより、上記実施例同様何ら特別な付加回路を設
けることなく簡単に精度の高い乱数を得ることが出釆る
ものである。

なお、上記両実施例では乱数を発生させる為の特別なキ
ーを設けたが、これは特別なキーに限ることなく、例え
ば演算にあまり関与しない小数点キー等を兼用しても良
く、もちろんその他のキーと兼用させることも可能であ
る。

また、上記両実施例では潮化式として二乗演算を用いた
が、この演算は二乗演算に限ることなく他の演算でも良
いものである。

要するに本願は乱数発生を指示する所定のキーの押圧時
間に対応した計数値と演算を組み合わせて乱数を得るよ
うにしたものであり、本願の要旨を逸脱しない範囲で種
々変形応用することが可能である。

以上詳細に説明した如く本発明による乱数発生方式は、
乱数を発生させることを指示する所定のキーの押圧時間
に対応した計数値を得、この計数値あるいは内部レジス
タの乱雑な状態を初期値とすると共に上記計数値の少な
くとも一部によって示された回数の演算を繰返し行うこ
とにより乱数を得るようにした為初期値及び演算回数の
双方に乱数が用いられ、乱数の範囲が制限されることも
、系列をもつこともなく極めて精度の高い乱数を発生さ
せることが可能になる。

また、その回路構成は極めて簡単なもので可能となる等
種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を説明する為の原理図、第２
図は同実施例を小型電子式計算機に適用した場合のブロ
ック図、第３図は第２図に於る作用を説明する為のフロ
ーチャート、第４図Ａ，Ｂは夫々レジスタの格納状態の
変化を示すレジスタ状態図、第５図は本発明の他の実施
例を説明する為のフローチャートである。１，２７ａ……ＲＡＮキー、３……計数回路、４・・・
・・・演算回路、４ｃ……二乗演算回路、１１・・・・
・・ＲＯＭ、１２…ＲＡＭ、２１・・・・・・アダ
ー回路、２３・・・・・・判断回路。第１図図Ｎ蛾第３図第５図第４図

Claims

【特許請求の範囲】

１乱数を発生を指示する所定のキーと、該キーの押圧
時間に対応した計数値を得る計数手段と、該計数手段の
計数値あるいは内部レジスタの不確定な記憶値を初期値
とし、その初期値を用いて上記計数値の少なくとも一部
により示された回数の所定演算をくり返し実行する演算
手段とを具備しこの演算手段により得られた結果の少な
くとも一部を乱数として出力することを特徴とする乱数
発生方式。