JPS6016105B2 - 半導体制御整流素子 - Google Patents
半導体制御整流素子Info
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- JPS6016105B2 JPS6016105B2 JP7777277A JP7777277A JPS6016105B2 JP S6016105 B2 JPS6016105 B2 JP S6016105B2 JP 7777277 A JP7777277 A JP 7777277A JP 7777277 A JP7777277 A JP 7777277A JP S6016105 B2 JPS6016105 B2 JP S6016105B2
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- JP
- Japan
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- layer
- gate
- current
- controlled rectifier
- cathode emitter
- Prior art date
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- Expired
Links
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- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は半導体制御整流素子、特にゲート夕−ンオフサ
イリスタ（以下ＧＴＯという）に関するもので、ゲート
ターンオフ時、オン特性、順逆耐圧等の阻止特性を低下
させることなく、ゲートからの電流を引き抜き易いよう
にすることによって従来と比し遮断可能な電流を大とし
た大電流用ＧＴＯを提供することをその主たる目的とす
る。
イリスタ（以下ＧＴＯという）に関するもので、ゲート
ターンオフ時、オン特性、順逆耐圧等の阻止特性を低下
させることなく、ゲートからの電流を引き抜き易いよう
にすることによって従来と比し遮断可能な電流を大とし
た大電流用ＧＴＯを提供することをその主たる目的とす
る。
従来のＧＴＯは第１図に示すごとく、ＰＢ−ＮＢ−ＰＢ
−ＮＥの４層３援合から成り、Ｐ８層７５ムの、ＮＢ層
１１０仏の、ＰＢ層７５仏の、ＰＢ層の中にカソードェ
ミツタＮ８層が２０仏仇の深さに構成され、基板全体は
３６０ムのとなっている。導通時アノードＡからカソー
ド電極Ｋに流れている主電流の一部を、ゲートＧ、カソ
ードＫ間に逆バイアスすることによってゲートＧから引
き抜き、電流増幅率Ｑ，十Ｑ２を１以下とさせることに
よってゲートターンオフさせる構造となっている。すな
わち、アノードＡから流れる電流１＾の一部をゲートＧ
から引き抜く時点ではゲート電流をＩＧ、カソード電流
をＩＫとすると、１＾＝ＩＫ＋ＩＧで、ＩＫの大きさに
よってゲートＧ、カソードＫ間に逆バイアスされる電流
が変化し、Ｑ，十Ｑ２＜１となる。従って、ターンオフ
させやすくするにはＱ２》Ｑ，を満足するような構造と
するのが一般的である。
−ＮＥの４層３援合から成り、Ｐ８層７５ムの、ＮＢ層
１１０仏の、ＰＢ層７５仏の、ＰＢ層の中にカソードェ
ミツタＮ８層が２０仏仇の深さに構成され、基板全体は
３６０ムのとなっている。導通時アノードＡからカソー
ド電極Ｋに流れている主電流の一部を、ゲートＧ、カソ
ードＫ間に逆バイアスすることによってゲートＧから引
き抜き、電流増幅率Ｑ，十Ｑ２を１以下とさせることに
よってゲートターンオフさせる構造となっている。すな
わち、アノードＡから流れる電流１＾の一部をゲートＧ
から引き抜く時点ではゲート電流をＩＧ、カソード電流
をＩＫとすると、１＾＝ＩＫ＋ＩＧで、ＩＫの大きさに
よってゲートＧ、カソードＫ間に逆バイアスされる電流
が変化し、Ｑ，十Ｑ２＜１となる。従って、ターンオフ
させやすくするにはＱ２》Ｑ，を満足するような構造と
するのが一般的である。
Ｑ２》Ｑ・とすれば、１＾に対してｌｃが少さくなり、
声で表わされる夕−ンオフゲイン（Ｇｂｆｆ）は大きく
なる。
声で表わされる夕−ンオフゲイン（Ｇｂｆｆ）は大きく
なる。
しかし、上述した理論は小電力用のＧＴＯには、さした
る問題なく通用するが、大電力用ＧＴＯにおいては事情
を異にする。大電力用ＧＴＯにおいては、ゲートターン
オフ時、ターンオフゲィンをいかに大きくし、かつ大き
なアノード電流１＾を小さなゲート電力で遮断できるか
ゞ素子の実用化にか）わる最重要の問題となる。ゲート
ターンオフの際、スイッチングパワーが大きくならない
うちに素子を完全にオフさせないと、素子内でその電気
エネルギーが熱エネルギーに変換され、素子を発熱させ
て永久破壊を招く恐れがある。これが大電力用ＧＴＯの
実用化をむづかしくしている重要な理由の一つとなって
いる。本発明は上記のような問題点を解決するためにな
されたものである。本発明を第２図ａないし第３図ｂに
示した実施例に従って説明する。
る問題なく通用するが、大電力用ＧＴＯにおいては事情
を異にする。大電力用ＧＴＯにおいては、ゲートターン
オフ時、ターンオフゲィンをいかに大きくし、かつ大き
なアノード電流１＾を小さなゲート電力で遮断できるか
ゞ素子の実用化にか）わる最重要の問題となる。ゲート
ターンオフの際、スイッチングパワーが大きくならない
うちに素子を完全にオフさせないと、素子内でその電気
エネルギーが熱エネルギーに変換され、素子を発熱させ
て永久破壊を招く恐れがある。これが大電力用ＧＴＯの
実用化をむづかしくしている重要な理由の一つとなって
いる。本発明は上記のような問題点を解決するためにな
されたものである。本発明を第２図ａないし第３図ｂに
示した実施例に従って説明する。
第２図ａ，ｂにおいて第１図に示したものと同一記号の
ものは同一構成要素を示す。
ものは同一構成要素を示す。
Ｊ，はＰ８−ＮＢ接合部を、Ｊ２はＮＢ−ＰＢ接合部を
、Ｊ３はＰＢ−ＮＥ接合部を示す。本発明においてはＪ
２後合部を凹凸状に形成する。すなわちカソードェミツ
タＮ８層の直下の接合部は凸に、そしてゲート電極ｇの
直下は凹に形成する。換言すれば、カソードェミッタＮ
Ｅ層の直下のＰＢ層はうすく、ゲート電極８直下のＰＢ
層は厚くなるようにする。第２図ａに示す実施例では公
知のフオトリソ技術によって、Ｎ導伝型基板厚３８０一
肌にＰＥ層を７５ム肌、ＰＢ層を図示上表面から凹部で
９５仏の、同じく凸部で７５〃の、Ｎ８層をＰＢ層内に
２０山肌の深さに形成する。したがってＮＢ層の凸部を
含めた厚みは２３０仏の（第１図は２１０〃ｍ）凹部の
薄い部分は２１０ム机（第１図も２１０山肌）Ｎ８層直
下のＰ８層の厚みは５５ｖの（第１図も５５ｒ仇）ゲー
トｇ直下のＰＢ層は９５一肌（第１図は７５仏の）とな
る。このような構成としておけば、カソードェミツタＮ
８の直下のＰＢ層はその周辺と比しＮ８層が突出して、
それだけ相対的に薄くなっている。さらにゲ−ト電極ｇ
直下にはＰＢ層より不純物濃度の高いＰ＋層をＮ８層よ
りも深く図示波線のように拡散によって形成しておく。
ターンオフ時には第３図ａに示すごとく、従来の平坦な
Ｊ２接合による場合のカソードェミッタ直下の横方向抵
抗ＲのためにカソードェミッタＮＥとＰＢのＰＮ接合を
順／ゞィアスしていたものに比し、本発明ではゲート電
極ｇの直下にＰ＋層をＮＥ層よりも深く形成したので、
第３図ｂに示す如く、カソードェミッタＮ８とＰＢを順
バイアスすることなく、ゲート電流を効率よく引き抜く
ことができる。カソードェミッタＮＢ直下のＰＢ層の厚
みはオン特性に重大な影響を与えるが、従来品と比べて
同じ厚みに形成しているので、耐圧、Ｑ２等については
従来通りの特性がえられる。又、カソードェミッタＮ８
にＰ８層を介して対向するＮＢ層が従来構造より２０ム
の厚いため、従来、電流集中によって熱発源となってい
たカソードェミッタの中央部に近づくにつれてＱ，は４
・となり、素子導適時もゲートｇの近傍に比べて電流密
度が低いためゲートターンオフ時、カソードェミツタＮ
Ｅの中央部での電流集中、それによる発熱が起り難い。
ゲート電極ｇに対向するＮＢ層の厚みは一般のサィリス
タ同機、シリコンの比抵抗、耐圧に応じた厚みとすれば
、耐圧性に問題が生ずることはない。第２図ｂには本発
明の第２の実施例が示されている。
、Ｊ３はＰＢ−ＮＥ接合部を示す。本発明においてはＪ
２後合部を凹凸状に形成する。すなわちカソードェミツ
タＮ８層の直下の接合部は凸に、そしてゲート電極ｇの
直下は凹に形成する。換言すれば、カソードェミッタＮ
Ｅ層の直下のＰＢ層はうすく、ゲート電極８直下のＰＢ
層は厚くなるようにする。第２図ａに示す実施例では公
知のフオトリソ技術によって、Ｎ導伝型基板厚３８０一
肌にＰＥ層を７５ム肌、ＰＢ層を図示上表面から凹部で
９５仏の、同じく凸部で７５〃の、Ｎ８層をＰＢ層内に
２０山肌の深さに形成する。したがってＮＢ層の凸部を
含めた厚みは２３０仏の（第１図は２１０〃ｍ）凹部の
薄い部分は２１０ム机（第１図も２１０山肌）Ｎ８層直
下のＰ８層の厚みは５５ｖの（第１図も５５ｒ仇）ゲー
トｇ直下のＰＢ層は９５一肌（第１図は７５仏の）とな
る。このような構成としておけば、カソードェミツタＮ
８の直下のＰＢ層はその周辺と比しＮ８層が突出して、
それだけ相対的に薄くなっている。さらにゲ−ト電極ｇ
直下にはＰＢ層より不純物濃度の高いＰ＋層をＮ８層よ
りも深く図示波線のように拡散によって形成しておく。
ターンオフ時には第３図ａに示すごとく、従来の平坦な
Ｊ２接合による場合のカソードェミッタ直下の横方向抵
抗ＲのためにカソードェミッタＮＥとＰＢのＰＮ接合を
順／ゞィアスしていたものに比し、本発明ではゲート電
極ｇの直下にＰ＋層をＮＥ層よりも深く形成したので、
第３図ｂに示す如く、カソードェミッタＮ８とＰＢを順
バイアスすることなく、ゲート電流を効率よく引き抜く
ことができる。カソードェミッタＮＢ直下のＰＢ層の厚
みはオン特性に重大な影響を与えるが、従来品と比べて
同じ厚みに形成しているので、耐圧、Ｑ２等については
従来通りの特性がえられる。又、カソードェミッタＮ８
にＰ８層を介して対向するＮＢ層が従来構造より２０ム
の厚いため、従来、電流集中によって熱発源となってい
たカソードェミッタの中央部に近づくにつれてＱ，は４
・となり、素子導適時もゲートｇの近傍に比べて電流密
度が低いためゲートターンオフ時、カソードェミツタＮ
Ｅの中央部での電流集中、それによる発熱が起り難い。
ゲート電極ｇに対向するＮＢ層の厚みは一般のサィリス
タ同機、シリコンの比抵抗、耐圧に応じた厚みとすれば
、耐圧性に問題が生ずることはない。第２図ｂには本発
明の第２の実施例が示されている。
第２の実施例は第１の実施例と比較した場合、ゲート電
極ｇはＮＢ層表面よりも３０一仇掘込みを設けて形成さ
れているので、電極ｇ直下のＰ＋が第２図ａよりもさら
にＮＢ層に近接しているので、第１の実施例におけると
同様、本発明の効果を一層向上させることができる。本
発明においてはぜ髪合を凸凹状とし、カソードェミッタ
Ｎ８直下のＰＢ層の厚みを従来品とほぼ同様となるよう
に凸ＮＢ層を形成し、ゲート電極ｇ直下のＰＢ層の厚さ
は、通常のサィリスタと同様の設計要素を考慮すること
により、本実施例では２０ム机厚くしてもオン特性、阻
止特性を低下させることなく、ゲート電流の引き抜きが
容易になり大電流の遮断が可能となり、大電力用に好適
なＧＴＯの実現が可能となる。
極ｇはＮＢ層表面よりも３０一仇掘込みを設けて形成さ
れているので、電極ｇ直下のＰ＋が第２図ａよりもさら
にＮＢ層に近接しているので、第１の実施例におけると
同様、本発明の効果を一層向上させることができる。本
発明においてはぜ髪合を凸凹状とし、カソードェミッタ
Ｎ８直下のＰＢ層の厚みを従来品とほぼ同様となるよう
に凸ＮＢ層を形成し、ゲート電極ｇ直下のＰＢ層の厚さ
は、通常のサィリスタと同様の設計要素を考慮すること
により、本実施例では２０ム机厚くしてもオン特性、阻
止特性を低下させることなく、ゲート電流の引き抜きが
容易になり大電流の遮断が可能となり、大電力用に好適
なＧＴＯの実現が可能となる。
第１図は従来のＧＴＯの縦断面図、第２図ａは本発明の
実施例を示す縦断面図、第２図ｂは本発明の他の実施例
を示す縦断面図、第３図ａおよびｂは本発明の作用を従
来例と比較して説明するための一部縦断面図である。 Ａ……アノード、Ｋ……力ソード、Ｇ……ゲート、Ｎ８
……カソードェミツタ、ｇ……ゲート電極、Ｊ，，Ｊ２
，Ｊ３・・・・・・接合。 第１図 第２図（ｏ） 第２図（ｂ） 第３図（ｏ） 第３図（ｂ）
実施例を示す縦断面図、第２図ｂは本発明の他の実施例
を示す縦断面図、第３図ａおよびｂは本発明の作用を従
来例と比較して説明するための一部縦断面図である。 Ａ……アノード、Ｋ……力ソード、Ｇ……ゲート、Ｎ８
……カソードェミツタ、ｇ……ゲート電極、Ｊ，，Ｊ２
，Ｊ３・・・・・・接合。 第１図 第２図（ｏ） 第２図（ｂ） 第３図（ｏ） 第３図（ｂ）
Claims (1)
- １ Ｐ＿Ｅ−Ｎ＿Ｂ−Ｐ＿Ｂ−Ｎ＿Ｅの４層３接合を有
し、かつ、Ｎ＿ＥがＰ＿Ｂ層内に島状に分離形成された
半導体制御整流素子において、カソードエミツタＮ＿Ｅ
層直下のＰ＿Ｂ層が浅く、ゲート領域となるＰ＿Ｂ層が
深くなるようにＪ＿２接合を凸凹状に形成するとともに
ゲート電極直下にＰ＋層を前記カソードエミツタの深さ
よりも深く形成したことからなる半導体制御整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7777277A JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7777277A JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5413275A JPS5413275A (en) | 1979-01-31 |
| JPS6016105B2 true JPS6016105B2 (ja) | 1985-04-23 |
Family
ID=13643233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7777277A Expired JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016105B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172771A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | サイリスタ |
| JPS59172772A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | サイリスタの製造方法 |
| JPS60106170A (ja) * | 1983-11-15 | 1985-06-11 | Toshiba Corp | 過電圧保護機能付サイリスタ |
| DE3586735D1 (de) * | 1984-10-19 | 1992-11-12 | Bbc Brown Boveri & Cie | Abschaltbares leistungshalbleiterbauelement. |
| JPH01225360A (ja) * | 1988-03-04 | 1989-09-08 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
-
1977
- 1977-07-01 JP JP7777277A patent/JPS6016105B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5413275A (en) | 1979-01-31 |
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