JPS6016105B2 - 半導体制御整流素子 - Google Patents
半導体制御整流素子Info
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- JPS6016105B2 JPS6016105B2 JP7777277A JP7777277A JPS6016105B2 JP S6016105 B2 JPS6016105 B2 JP S6016105B2 JP 7777277 A JP7777277 A JP 7777277A JP 7777277 A JP7777277 A JP 7777277A JP S6016105 B2 JPS6016105 B2 JP S6016105B2
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- JP
- Japan
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- layer
- gate
- current
- controlled rectifier
- cathode emitter
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- Expired
Links
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- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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Description
【発明の詳細な説明】
本発明は半導体制御整流素子、特にゲート夕−ンオフサ
イリスタ(以下GTOという)に関するもので、ゲート
ターンオフ時、オン特性、順逆耐圧等の阻止特性を低下
させることなく、ゲートからの電流を引き抜き易いよう
にすることによって従来と比し遮断可能な電流を大とし
た大電流用GTOを提供することをその主たる目的とす
る。
イリスタ(以下GTOという)に関するもので、ゲート
ターンオフ時、オン特性、順逆耐圧等の阻止特性を低下
させることなく、ゲートからの電流を引き抜き易いよう
にすることによって従来と比し遮断可能な電流を大とし
た大電流用GTOを提供することをその主たる目的とす
る。
従来のGTOは第1図に示すごとく、PB−NB−PB
−NEの4層3援合から成り、P8層75ムの、NB層
110仏の、PB層75仏の、PB層の中にカソードェ
ミツタN8層が20仏仇の深さに構成され、基板全体は
360ムのとなっている。導通時アノードAからカソー
ド電極Kに流れている主電流の一部を、ゲートG、カソ
ードK間に逆バイアスすることによってゲートGから引
き抜き、電流増幅率Q,十Q2を1以下とさせることに
よってゲートターンオフさせる構造となっている。すな
わち、アノードAから流れる電流1^の一部をゲートG
から引き抜く時点ではゲート電流をIG、カソード電流
をIKとすると、1^=IK+IGで、IKの大きさに
よってゲートG、カソードK間に逆バイアスされる電流
が変化し、Q,十Q2<1となる。従って、ターンオフ
させやすくするにはQ2》Q,を満足するような構造と
するのが一般的である。
−NEの4層3援合から成り、P8層75ムの、NB層
110仏の、PB層75仏の、PB層の中にカソードェ
ミツタN8層が20仏仇の深さに構成され、基板全体は
360ムのとなっている。導通時アノードAからカソー
ド電極Kに流れている主電流の一部を、ゲートG、カソ
ードK間に逆バイアスすることによってゲートGから引
き抜き、電流増幅率Q,十Q2を1以下とさせることに
よってゲートターンオフさせる構造となっている。すな
わち、アノードAから流れる電流1^の一部をゲートG
から引き抜く時点ではゲート電流をIG、カソード電流
をIKとすると、1^=IK+IGで、IKの大きさに
よってゲートG、カソードK間に逆バイアスされる電流
が変化し、Q,十Q2<1となる。従って、ターンオフ
させやすくするにはQ2》Q,を満足するような構造と
するのが一般的である。
Q2》Q・とすれば、1^に対してlcが少さくなり、
声で表わされる夕−ンオフゲイン(Gbff)は大きく
なる。
声で表わされる夕−ンオフゲイン(Gbff)は大きく
なる。
しかし、上述した理論は小電力用のGTOには、さした
る問題なく通用するが、大電力用GTOにおいては事情
を異にする。大電力用GTOにおいては、ゲートターン
オフ時、ターンオフゲィンをいかに大きくし、かつ大き
なアノード電流1^を小さなゲート電力で遮断できるか
ゞ素子の実用化にか)わる最重要の問題となる。ゲート
ターンオフの際、スイッチングパワーが大きくならない
うちに素子を完全にオフさせないと、素子内でその電気
エネルギーが熱エネルギーに変換され、素子を発熱させ
て永久破壊を招く恐れがある。これが大電力用GTOの
実用化をむづかしくしている重要な理由の一つとなって
いる。本発明は上記のような問題点を解決するためにな
されたものである。本発明を第2図aないし第3図bに
示した実施例に従って説明する。
る問題なく通用するが、大電力用GTOにおいては事情
を異にする。大電力用GTOにおいては、ゲートターン
オフ時、ターンオフゲィンをいかに大きくし、かつ大き
なアノード電流1^を小さなゲート電力で遮断できるか
ゞ素子の実用化にか)わる最重要の問題となる。ゲート
ターンオフの際、スイッチングパワーが大きくならない
うちに素子を完全にオフさせないと、素子内でその電気
エネルギーが熱エネルギーに変換され、素子を発熱させ
て永久破壊を招く恐れがある。これが大電力用GTOの
実用化をむづかしくしている重要な理由の一つとなって
いる。本発明は上記のような問題点を解決するためにな
されたものである。本発明を第2図aないし第3図bに
示した実施例に従って説明する。
第2図a,bにおいて第1図に示したものと同一記号の
ものは同一構成要素を示す。
ものは同一構成要素を示す。
J,はP8−NB接合部を、J2はNB−PB接合部を
、J3はPB−NE接合部を示す。本発明においてはJ
2後合部を凹凸状に形成する。すなわちカソードェミツ
タN8層の直下の接合部は凸に、そしてゲート電極gの
直下は凹に形成する。換言すれば、カソードェミッタN
E層の直下のPB層はうすく、ゲート電極8直下のPB
層は厚くなるようにする。第2図aに示す実施例では公
知のフオトリソ技術によって、N導伝型基板厚380一
肌にPE層を75ム肌、PB層を図示上表面から凹部で
95仏の、同じく凸部で75〃の、N8層をPB層内に
20山肌の深さに形成する。したがってNB層の凸部を
含めた厚みは230仏の(第1図は210〃m)凹部の
薄い部分は210ム机(第1図も210山肌)N8層直
下のP8層の厚みは55vの(第1図も55r仇)ゲー
トg直下のPB層は95一肌(第1図は75仏の)とな
る。このような構成としておけば、カソードェミツタN
8の直下のPB層はその周辺と比しN8層が突出して、
それだけ相対的に薄くなっている。さらにゲ−ト電極g
直下にはPB層より不純物濃度の高いP+層をN8層よ
りも深く図示波線のように拡散によって形成しておく。
ターンオフ時には第3図aに示すごとく、従来の平坦な
J2接合による場合のカソードェミッタ直下の横方向抵
抗RのためにカソードェミッタNEとPBのPN接合を
順/ゞィアスしていたものに比し、本発明ではゲート電
極gの直下にP+層をNE層よりも深く形成したので、
第3図bに示す如く、カソードェミッタN8とPBを順
バイアスすることなく、ゲート電流を効率よく引き抜く
ことができる。カソードェミッタNB直下のPB層の厚
みはオン特性に重大な影響を与えるが、従来品と比べて
同じ厚みに形成しているので、耐圧、Q2等については
従来通りの特性がえられる。又、カソードェミッタN8
にP8層を介して対向するNB層が従来構造より20ム
の厚いため、従来、電流集中によって熱発源となってい
たカソードェミッタの中央部に近づくにつれてQ,は4
・となり、素子導適時もゲートgの近傍に比べて電流密
度が低いためゲートターンオフ時、カソードェミツタN
Eの中央部での電流集中、それによる発熱が起り難い。
ゲート電極gに対向するNB層の厚みは一般のサィリス
タ同機、シリコンの比抵抗、耐圧に応じた厚みとすれば
、耐圧性に問題が生ずることはない。第2図bには本発
明の第2の実施例が示されている。
、J3はPB−NE接合部を示す。本発明においてはJ
2後合部を凹凸状に形成する。すなわちカソードェミツ
タN8層の直下の接合部は凸に、そしてゲート電極gの
直下は凹に形成する。換言すれば、カソードェミッタN
E層の直下のPB層はうすく、ゲート電極8直下のPB
層は厚くなるようにする。第2図aに示す実施例では公
知のフオトリソ技術によって、N導伝型基板厚380一
肌にPE層を75ム肌、PB層を図示上表面から凹部で
95仏の、同じく凸部で75〃の、N8層をPB層内に
20山肌の深さに形成する。したがってNB層の凸部を
含めた厚みは230仏の(第1図は210〃m)凹部の
薄い部分は210ム机(第1図も210山肌)N8層直
下のP8層の厚みは55vの(第1図も55r仇)ゲー
トg直下のPB層は95一肌(第1図は75仏の)とな
る。このような構成としておけば、カソードェミツタN
8の直下のPB層はその周辺と比しN8層が突出して、
それだけ相対的に薄くなっている。さらにゲ−ト電極g
直下にはPB層より不純物濃度の高いP+層をN8層よ
りも深く図示波線のように拡散によって形成しておく。
ターンオフ時には第3図aに示すごとく、従来の平坦な
J2接合による場合のカソードェミッタ直下の横方向抵
抗RのためにカソードェミッタNEとPBのPN接合を
順/ゞィアスしていたものに比し、本発明ではゲート電
極gの直下にP+層をNE層よりも深く形成したので、
第3図bに示す如く、カソードェミッタN8とPBを順
バイアスすることなく、ゲート電流を効率よく引き抜く
ことができる。カソードェミッタNB直下のPB層の厚
みはオン特性に重大な影響を与えるが、従来品と比べて
同じ厚みに形成しているので、耐圧、Q2等については
従来通りの特性がえられる。又、カソードェミッタN8
にP8層を介して対向するNB層が従来構造より20ム
の厚いため、従来、電流集中によって熱発源となってい
たカソードェミッタの中央部に近づくにつれてQ,は4
・となり、素子導適時もゲートgの近傍に比べて電流密
度が低いためゲートターンオフ時、カソードェミツタN
Eの中央部での電流集中、それによる発熱が起り難い。
ゲート電極gに対向するNB層の厚みは一般のサィリス
タ同機、シリコンの比抵抗、耐圧に応じた厚みとすれば
、耐圧性に問題が生ずることはない。第2図bには本発
明の第2の実施例が示されている。
第2の実施例は第1の実施例と比較した場合、ゲート電
極gはNB層表面よりも30一仇掘込みを設けて形成さ
れているので、電極g直下のP+が第2図aよりもさら
にNB層に近接しているので、第1の実施例におけると
同様、本発明の効果を一層向上させることができる。本
発明においてはぜ髪合を凸凹状とし、カソードェミッタ
N8直下のPB層の厚みを従来品とほぼ同様となるよう
に凸NB層を形成し、ゲート電極g直下のPB層の厚さ
は、通常のサィリスタと同様の設計要素を考慮すること
により、本実施例では20ム机厚くしてもオン特性、阻
止特性を低下させることなく、ゲート電流の引き抜きが
容易になり大電流の遮断が可能となり、大電力用に好適
なGTOの実現が可能となる。
極gはNB層表面よりも30一仇掘込みを設けて形成さ
れているので、電極g直下のP+が第2図aよりもさら
にNB層に近接しているので、第1の実施例におけると
同様、本発明の効果を一層向上させることができる。本
発明においてはぜ髪合を凸凹状とし、カソードェミッタ
N8直下のPB層の厚みを従来品とほぼ同様となるよう
に凸NB層を形成し、ゲート電極g直下のPB層の厚さ
は、通常のサィリスタと同様の設計要素を考慮すること
により、本実施例では20ム机厚くしてもオン特性、阻
止特性を低下させることなく、ゲート電流の引き抜きが
容易になり大電流の遮断が可能となり、大電力用に好適
なGTOの実現が可能となる。
第1図は従来のGTOの縦断面図、第2図aは本発明の
実施例を示す縦断面図、第2図bは本発明の他の実施例
を示す縦断面図、第3図aおよびbは本発明の作用を従
来例と比較して説明するための一部縦断面図である。 A……アノード、K……力ソード、G……ゲート、N8
……カソードェミツタ、g……ゲート電極、J,,J2
,J3・・・・・・接合。 第1図 第2図(o) 第2図(b) 第3図(o) 第3図(b)
実施例を示す縦断面図、第2図bは本発明の他の実施例
を示す縦断面図、第3図aおよびbは本発明の作用を従
来例と比較して説明するための一部縦断面図である。 A……アノード、K……力ソード、G……ゲート、N8
……カソードェミツタ、g……ゲート電極、J,,J2
,J3・・・・・・接合。 第1図 第2図(o) 第2図(b) 第3図(o) 第3図(b)
Claims (1)
- 1 P_E−N_B−P_B−N_Eの4層3接合を有
し、かつ、N_EがP_B層内に島状に分離形成された
半導体制御整流素子において、カソードエミツタN_E
層直下のP_B層が浅く、ゲート領域となるP_B層が
深くなるようにJ_2接合を凸凹状に形成するとともに
ゲート電極直下にP+層を前記カソードエミツタの深さ
よりも深く形成したことからなる半導体制御整流素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7777277A JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7777277A JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5413275A JPS5413275A (en) | 1979-01-31 |
JPS6016105B2 true JPS6016105B2 (ja) | 1985-04-23 |
Family
ID=13643233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7777277A Expired JPS6016105B2 (ja) | 1977-07-01 | 1977-07-01 | 半導体制御整流素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6016105B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59172771A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | サイリスタ |
JPS59172772A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | サイリスタの製造方法 |
JPS60106170A (ja) * | 1983-11-15 | 1985-06-11 | Toshiba Corp | 過電圧保護機能付サイリスタ |
DE3586735D1 (de) * | 1984-10-19 | 1992-11-12 | Bbc Brown Boveri & Cie | Abschaltbares leistungshalbleiterbauelement. |
JPH01225360A (ja) * | 1988-03-04 | 1989-09-08 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
-
1977
- 1977-07-01 JP JP7777277A patent/JPS6016105B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5413275A (en) | 1979-01-31 |
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