JPS6016036B2 - 半導体メモリ− - Google Patents
半導体メモリ−Info
- Publication number
- JPS6016036B2 JPS6016036B2 JP54068034A JP6803479A JPS6016036B2 JP S6016036 B2 JPS6016036 B2 JP S6016036B2 JP 54068034 A JP54068034 A JP 54068034A JP 6803479 A JP6803479 A JP 6803479A JP S6016036 B2 JPS6016036 B2 JP S6016036B2
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- JP
- Japan
- Prior art keywords
- column
- column line
- potential
- voltage
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【発明の詳細な説明】
本発明はＭＯＳ型トランジスタ（絶縁ゲート型電界効果
トランジスタともいう）を用いたメモリー（記憶装置）
として適する半導体メモリーに関する。
トランジスタともいう）を用いたメモリー（記憶装置）
として適する半導体メモリーに関する。
この種の半導体メモリーにおいて、セルフレィの列線は
その非選択時に、電気的に浮遊状態におかれることがあ
り、特にＭＯＳメモリーにおいては、基板電位の変動等
で、メモリーの高速動作が阻害されたり、誤動作が生じ
たりしていた。
その非選択時に、電気的に浮遊状態におかれることがあ
り、特にＭＯＳメモリーにおいては、基板電位の変動等
で、メモリーの高速動作が阻害されたり、誤動作が生じ
たりしていた。
第１図は、半導体基板に集積回路で形成される半導体メ
モリーを示し、１１，１２，・・・・・・はセルアレィ
での行線、２はアドレス入力Ａｏ，Ａ，，Ａ２・・・・
・・をもとに行線１，，１２，・・・・・・のうちのい
ずれかを選択する行デコーダ、３，．，３，２・・・・
・・，３２，３２２，・・・…はＭＯＳトランジスタよ
りなるメモリーセルで、該メモリーセルは対応する行線
により駆動される。これらメモリーセルのうち、行線と
交差する列線４，，４２……に一端（ドレィン）が接続
されたものが“０”記憶し、この一端（ドレィン）が開
放されているもの例えばセル３２は“１”記憶に対応す
る。これらメモリーセルの他端はソース電位供給端Ｖｓ
（接地）に接続される。列線４，，４２，・・…・は列
選択用トランジスタ６１，５２，・・・・・・が介挿さ
れ、このトランジスタのゲートは列デコーダ６に接続さ
れる。この列デコーダ６はアドレス入力も，ａ，，ａ２
，・・・・・・をもとにトランジスタ５・，５２，……
のうちのいずれかを選択駆動する。電圧センス回路７は
、選択された列線への出力データが“１”か“０”かを
検出し、バッファ回路８を検出して検出データを出力す
る。また負荷素子としてのデプレツション型トランジス
タ９のソース及びゲートは、列選択トランジスタのドレ
ィン側共通接続端（センス入力）に接続され、ドレィン
は電源電圧Ｖｃの供給端１０に接続されている。ここで
は、使用しているＭＯＳトランジスタは全てＮチャネル
型で、負荷ＭＯＳ９を除く他のトランジスタはェンハン
スメント型であり、電源電圧Ｖｃは接地電位より高レベ
ル側にあると考えてよい。ところで第１図の如く構成さ
れたメモリーにあっては、電源ノイズがあると基板電位
変動のため、電気的に浮遊状態になっている列線の電位
変動が生じ、また内部ノード（例えば行線）の電位変化
により、セルのゲート部を介して列線の電位が変動した
りする。
モリーを示し、１１，１２，・・・・・・はセルアレィ
での行線、２はアドレス入力Ａｏ，Ａ，，Ａ２・・・・
・・をもとに行線１，，１２，・・・・・・のうちのい
ずれかを選択する行デコーダ、３，．，３，２・・・・
・・，３２，３２２，・・・…はＭＯＳトランジスタよ
りなるメモリーセルで、該メモリーセルは対応する行線
により駆動される。これらメモリーセルのうち、行線と
交差する列線４，，４２……に一端（ドレィン）が接続
されたものが“０”記憶し、この一端（ドレィン）が開
放されているもの例えばセル３２は“１”記憶に対応す
る。これらメモリーセルの他端はソース電位供給端Ｖｓ
（接地）に接続される。列線４，，４２，・・…・は列
選択用トランジスタ６１，５２，・・・・・・が介挿さ
れ、このトランジスタのゲートは列デコーダ６に接続さ
れる。この列デコーダ６はアドレス入力も，ａ，，ａ２
，・・・・・・をもとにトランジスタ５・，５２，……
のうちのいずれかを選択駆動する。電圧センス回路７は
、選択された列線への出力データが“１”か“０”かを
検出し、バッファ回路８を検出して検出データを出力す
る。また負荷素子としてのデプレツション型トランジス
タ９のソース及びゲートは、列選択トランジスタのドレ
ィン側共通接続端（センス入力）に接続され、ドレィン
は電源電圧Ｖｃの供給端１０に接続されている。ここで
は、使用しているＭＯＳトランジスタは全てＮチャネル
型で、負荷ＭＯＳ９を除く他のトランジスタはェンハン
スメント型であり、電源電圧Ｖｃは接地電位より高レベ
ル側にあると考えてよい。ところで第１図の如く構成さ
れたメモリーにあっては、電源ノイズがあると基板電位
変動のため、電気的に浮遊状態になっている列線の電位
変動が生じ、また内部ノード（例えば行線）の電位変化
により、セルのゲート部を介して列線の電位が変動した
りする。
また列線が非選択時で列線が電気的に浮遊状態になって
いる場合、別途基板バイアスを印加して使用するもの（
３電源方式）では、列線或いは列線につながれているメ
モリーセルのドレィン等のＰＮ接合のリーク電流等によ
り、列線の電位は基板電位まで下ろうとし、列線電位が
列選択トランジスタ５，，５２，…・・・のゲートをＶ
ｃ、そのスレッショルド電圧をＶｔｈとすれば、“ＶＧ
−Ｖ山”まで列線電位が下った時に列選択トランジスタ
がオン状態となり、列選択トランジスタを介しＰＮ接合
等のりーク電流が、負荷トランジスタ９から、メモリー
セルを構成する半導体基板に流れる。負荷トランジスタ
９及び列選択トランジスタを介して流れる電流１の電流
値は、電源Ｖｃと列線（例えば４，）の電位差で決めら
れる。よってリーク電流を１，とすると、１，と上記電
流１が等しくなる値に、列線電位は保持されることにな
る。またＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍ
ｍａｂｌｅＲＯＭ）のように外部光に直接さらされるデ
バイスでは、ＰＮ接合における光電流等により電気的に
浮遊状態にあるノード（例えば列線）は、基板電位（０
ボルト）に対しＰＮ接合のＡ頃方向電圧分ほど負電位に
なってしまう。以上のような状態となった時、選択され
た列線は負電位から充電されなければならず、その分だ
けデータ読み出し速度が遅くなる。また例えばデータ読
み出し途中に、ノイズ等により基板が負電位になると、
電気的浮遊状態にある非選択列線が全て基板との結合容
量により負電位になり、そのためオフ状態にあった列選
択トランジスタがオン状態となって負荷トランジスタ９
により、各列線を全て充電しなければならず、非常に大
きな容量を充電することになり、従ってデータ読み出し
速度は極端に遅くなる。更にデータ読み出し後に基板電
位が下がり、前記と同様な状態になった時、列選択トラ
ンジスタのオンによりノード１１の電位が“１”状態で
あれば、そのレベルが下がることにより電圧センス回路
７は“０”と検知し、ノード１１が“１”に充電される
まで謀まったデータを出力し、誤動作となる。以上のよ
うな列線または基板電位の変動はどのタイミングで生じ
るか一定ではなく、いわゆるアクセス動作が遅くなった
り、種々の誤動作の原因となるものである。
いる場合、別途基板バイアスを印加して使用するもの（
３電源方式）では、列線或いは列線につながれているメ
モリーセルのドレィン等のＰＮ接合のリーク電流等によ
り、列線の電位は基板電位まで下ろうとし、列線電位が
列選択トランジスタ５，，５２，…・・・のゲートをＶ
ｃ、そのスレッショルド電圧をＶｔｈとすれば、“ＶＧ
−Ｖ山”まで列線電位が下った時に列選択トランジスタ
がオン状態となり、列選択トランジスタを介しＰＮ接合
等のりーク電流が、負荷トランジスタ９から、メモリー
セルを構成する半導体基板に流れる。負荷トランジスタ
９及び列選択トランジスタを介して流れる電流１の電流
値は、電源Ｖｃと列線（例えば４，）の電位差で決めら
れる。よってリーク電流を１，とすると、１，と上記電
流１が等しくなる値に、列線電位は保持されることにな
る。またＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍ
ｍａｂｌｅＲＯＭ）のように外部光に直接さらされるデ
バイスでは、ＰＮ接合における光電流等により電気的に
浮遊状態にあるノード（例えば列線）は、基板電位（０
ボルト）に対しＰＮ接合のＡ頃方向電圧分ほど負電位に
なってしまう。以上のような状態となった時、選択され
た列線は負電位から充電されなければならず、その分だ
けデータ読み出し速度が遅くなる。また例えばデータ読
み出し途中に、ノイズ等により基板が負電位になると、
電気的浮遊状態にある非選択列線が全て基板との結合容
量により負電位になり、そのためオフ状態にあった列選
択トランジスタがオン状態となって負荷トランジスタ９
により、各列線を全て充電しなければならず、非常に大
きな容量を充電することになり、従ってデータ読み出し
速度は極端に遅くなる。更にデータ読み出し後に基板電
位が下がり、前記と同様な状態になった時、列選択トラ
ンジスタのオンによりノード１１の電位が“１”状態で
あれば、そのレベルが下がることにより電圧センス回路
７は“０”と検知し、ノード１１が“１”に充電される
まで謀まったデータを出力し、誤動作となる。以上のよ
うな列線または基板電位の変動はどのタイミングで生じ
るか一定ではなく、いわゆるアクセス動作が遅くなった
り、種々の誤動作の原因となるものである。
本発明は上記実情に鑑みてなされたもので、列線もしく
は基板電位変動時に、前記列線をメモリーセルのソース
側電位近辺に保持する手段をメモリー本体に設けること
により、前記従来の問題点を一掃し得る半導体メモリー
を提供しようとするものであ。
は基板電位変動時に、前記列線をメモリーセルのソース
側電位近辺に保持する手段をメモリー本体に設けること
により、前記従来の問題点を一掃し得る半導体メモリー
を提供しようとするものであ。
以下図面を参照して本発明の一実施例を説明する。
第２図は同実施例を示す回路であるが、ここでは第１図
のものと対応させたメモリーの例であるので、対応する
個所には同一符号を付して、童復する個所の説明は省略
する。本実施例の特徴は、列線４，，４２ ，・・・・
・・の電気的浮遊状態時に該列線を電圧Ｖｓ近辺に保持
するために、Ｎチャネル側トランジスタ２１，のドレィ
ンを列線４，に、Ｎチャネルトランジスタ２１２のドレ
インを列線４２ に接続し、以下同様に各列線に対応す
るトランジスタのドレィンを接続し、電圧供給回路２２
の出力機２３をトランジスタ２１・，２１２，・・・・
・・のゲートへ共通接続する。またトランジスタ２１１
，２１２・・・・・・のソースは電圧Ｖｓ供給端（通常
接地）に接続し、電圧供給回路２２は、電圧Ｖｃ供給端
１０とアース間に、デプレツションＮ型トランジスタ２
４、ェンハンスメントＮ型トランジスタ２５を直列接続
し、トランジスタ２４のゲートは自己のソースへ、トラ
ンジスタ２５のゲートは自己のドレインつまり出力端２
３に接続したものである。ここでトランジスタ２１１，
２１２，・・・・・・２５等は集積回路の製造工程で同
時に形成され、互に同一形状（特性）となっていて、電
圧供給回路２２の出力端２３の出力電位はトランジスタ
２５のスレッショルド電圧よりやや高めの値となってい
る。第２図の如き構成とすれば、各列線のうち例えば列
線４，が、電気的浮遊状態で負電位となっても、これに
よりトランジスタ２１，が導適状態となり、Ｖｓ側の電
圧が列線４，へ速やかに伝達されて該列線４，がメモリ
ーセルのソース側電位Ｖｓと略同じ値になる。その動作
は、第１図のところで述べたいかなる理由により列線４
，が負電位となった場合も同機に行なわれ、列線４，へ
の充電はＶｓ電位近辺から行なわれるから、メモリーの
アクセス時間の短縮が可能となり、また列線４，に得ら
れた“１”データが途中で“０”になる等の誤動作も防
止できるものである。なお上記トランジスタ２１．で列
線４，をＶｓレベルにした後は、該トランジスタ２１，
はオフ状態となり、回路動作に何らの支障を与えること
はない。第３図は電圧供給回路２２の変形例であり、ト
ランジスタ２１，，２１２，・・・・・・の駆動電圧が
、これらトランジスタのスレッショルド電圧Ｖｔｈ以下
となるようにしたものである。このことは概略次のよう
に説明できる。即ち第３図の回路の各使用トランジスタ
が集積回路製造工程でトランジス夕２１・，２１２，・
・・・・・と同時形成され、これらと同一形状（特性）
であるとすれば、トランジスタ３１，３２により接続端
３６は２Ｖｔｈの電位となり、従って接続端２３はトラ
ンジスタ３４によりＶ伍の電位となるが、トランジスタ
３５が存在することにより接続端２３の出力電位はＶｔ
ｈ以下となるものである。ここでトランジスタ３１〜３
５もＮチャネルェンハンスメント型としている。なお本
発明は上記実施例のみに限られるものではなく、例えば
使用ＭＯＳトランジスタにＰチャネル型のものを用いた
構成としてもよい。また本発明‘まスタティック型ＲＯ
Ｍのみならずダイナミック型ＲＯＭ、更にはＲＡＭ（Ｒ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏひ）にも、これらの列
線に本発明回路の特有の部分を設けることにより、適用
できる。以上説明した如く本発明によれば、列線もしく
は基板電位変動時に、前記列線をメモリーセルのソース
側電位近辺に保持する手段を設けたので、高速動作、誤
動作防止が可能な半導体メモリーが提供できる。
のものと対応させたメモリーの例であるので、対応する
個所には同一符号を付して、童復する個所の説明は省略
する。本実施例の特徴は、列線４，，４２ ，・・・・
・・の電気的浮遊状態時に該列線を電圧Ｖｓ近辺に保持
するために、Ｎチャネル側トランジスタ２１，のドレィ
ンを列線４，に、Ｎチャネルトランジスタ２１２のドレ
インを列線４２ に接続し、以下同様に各列線に対応す
るトランジスタのドレィンを接続し、電圧供給回路２２
の出力機２３をトランジスタ２１・，２１２，・・・・
・・のゲートへ共通接続する。またトランジスタ２１１
，２１２・・・・・・のソースは電圧Ｖｓ供給端（通常
接地）に接続し、電圧供給回路２２は、電圧Ｖｃ供給端
１０とアース間に、デプレツションＮ型トランジスタ２
４、ェンハンスメントＮ型トランジスタ２５を直列接続
し、トランジスタ２４のゲートは自己のソースへ、トラ
ンジスタ２５のゲートは自己のドレインつまり出力端２
３に接続したものである。ここでトランジスタ２１１，
２１２，・・・・・・２５等は集積回路の製造工程で同
時に形成され、互に同一形状（特性）となっていて、電
圧供給回路２２の出力端２３の出力電位はトランジスタ
２５のスレッショルド電圧よりやや高めの値となってい
る。第２図の如き構成とすれば、各列線のうち例えば列
線４，が、電気的浮遊状態で負電位となっても、これに
よりトランジスタ２１，が導適状態となり、Ｖｓ側の電
圧が列線４，へ速やかに伝達されて該列線４，がメモリ
ーセルのソース側電位Ｖｓと略同じ値になる。その動作
は、第１図のところで述べたいかなる理由により列線４
，が負電位となった場合も同機に行なわれ、列線４，へ
の充電はＶｓ電位近辺から行なわれるから、メモリーの
アクセス時間の短縮が可能となり、また列線４，に得ら
れた“１”データが途中で“０”になる等の誤動作も防
止できるものである。なお上記トランジスタ２１．で列
線４，をＶｓレベルにした後は、該トランジスタ２１，
はオフ状態となり、回路動作に何らの支障を与えること
はない。第３図は電圧供給回路２２の変形例であり、ト
ランジスタ２１，，２１２，・・・・・・の駆動電圧が
、これらトランジスタのスレッショルド電圧Ｖｔｈ以下
となるようにしたものである。このことは概略次のよう
に説明できる。即ち第３図の回路の各使用トランジスタ
が集積回路製造工程でトランジス夕２１・，２１２，・
・・・・・と同時形成され、これらと同一形状（特性）
であるとすれば、トランジスタ３１，３２により接続端
３６は２Ｖｔｈの電位となり、従って接続端２３はトラ
ンジスタ３４によりＶ伍の電位となるが、トランジスタ
３５が存在することにより接続端２３の出力電位はＶｔ
ｈ以下となるものである。ここでトランジスタ３１〜３
５もＮチャネルェンハンスメント型としている。なお本
発明は上記実施例のみに限られるものではなく、例えば
使用ＭＯＳトランジスタにＰチャネル型のものを用いた
構成としてもよい。また本発明‘まスタティック型ＲＯ
Ｍのみならずダイナミック型ＲＯＭ、更にはＲＡＭ（Ｒ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏひ）にも、これらの列
線に本発明回路の特有の部分を設けることにより、適用
できる。以上説明した如く本発明によれば、列線もしく
は基板電位変動時に、前記列線をメモリーセルのソース
側電位近辺に保持する手段を設けたので、高速動作、誤
動作防止が可能な半導体メモリーが提供できる。
第１図ａは従釆の半導体メモリーを示す回路図、第１図
ｂは同回路のメモリーセル部の構成を示す断面図、第２
図は本発明の一実施例を示す回路図、第３図は同回路の
一部変形例を示す回路図である。 １，，１２・・・・・・行線、２・・・・・・行デコー
ダ、３，．〜３２２…・・・メモリーセル、４・，４２
…・・・列線、５，，５２・・・・・・列選択トランジ
スタ、６・・・・・・列デコーダ、７……電圧センス回
路、９……負荷ＭＯＳトランジスタ、１ ０……電源、
１ １・・・…ノード、Ｖｓ・・・・・・ソース電圧供
給端、２１，，２１２・・…・列線電位安定化用トラン
ジスタ、２２・・・・．・電圧供聯合回路。 第３図 第１図 第２図
ｂは同回路のメモリーセル部の構成を示す断面図、第２
図は本発明の一実施例を示す回路図、第３図は同回路の
一部変形例を示す回路図である。 １，，１２・・・・・・行線、２・・・・・・行デコー
ダ、３，．〜３２２…・・・メモリーセル、４・，４２
…・・・列線、５，，５２・・・・・・列選択トランジ
スタ、６・・・・・・列デコーダ、７……電圧センス回
路、９……負荷ＭＯＳトランジスタ、１ ０……電源、
１ １・・・…ノード、Ｖｓ・・・・・・ソース電圧供
給端、２１，，２１２・・…・列線電位安定化用トラン
ジスタ、２２・・・・．・電圧供聯合回路。 第３図 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に集積回路で形成される半導体メモリー
において、複数の行線と、この行線を選択する行デコー
ダと、このデコーダ及び前記行線を介して駆動されるメ
モリーセルと、このメモリーセルからデータを受けるた
めに設けられる複数の列線と、この列線を選択する列デ
コーダと、前記列線の電圧検出を行なう電圧センス回路
と、前記列線に接続される負荷素子と、前記列線もしく
は基板電位変動時に前記列線を前記メモリーセルのソー
ス側電位近辺に保持する保持手段とを具備したことを特
徴とする半導体メモリー。 ２ 保持手段は、列線もしくは基板電位変動時に前記列
線の電位が、メモリーセルのソース側電位に対し、電源
電位供給源と逆極性になるのを防ぎ、前記列線を前記メ
モリーセルのソース側電位近辺に保持するものであるこ
とを特徴とする特許請求の範囲１項に記載の半導体メモ
リー。 ３ 半導体基板に集積回路で形成される半導体メモリー
において、複数の行線と、この列線を選択する行デコー
ダと、このデコーダ及び前記行線を介して駆動されるメ
モリーセルと、このメモリーセルからデータを受けるた
めに設けられる複数の列線と、この列線を選択する列デ
コーダと、前記列線の電圧検出を行なう電圧センス回路
と、前記列線に接続される負荷素子と、前記各列線につ
きそれぞれ設けられ一端が対応する列線に接続されると
共に他端が前記メモリーセルのソース側電位のの供給端
に接続されるＭＯＳ素子と、これらＭＯＳ素子のゲート
にそのスレシヨルド電圧近辺の電圧を供給する電圧供給
回路とを具備したことを特徴とする半導体メモリー。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068034A JPS6016036B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体メモリ− |
| US06/153,951 US4340943A (en) | 1979-05-31 | 1980-05-28 | Memory device utilizing MOS FETs |
| DE3020688A DE3020688C2 (de) | 1979-05-31 | 1980-05-30 | Speichervorrichtung |
| GB8018012A GB2056209B (en) | 1979-05-31 | 1980-06-02 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54068034A JPS6016036B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体メモリ− |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10118279A Division JPS55160389A (en) | 1979-05-31 | 1979-08-10 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160388A JPS55160388A (en) | 1980-12-13 |
| JPS6016036B2 true JPS6016036B2 (ja) | 1985-04-23 |
Family
ID=13362102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54068034A Expired JPS6016036B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016036B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60102544U (ja) * | 1983-12-19 | 1985-07-12 | アイワ株式会社 | フライホイ−ル装置 |
| JPH039546Y2 (ja) * | 1986-08-08 | 1991-03-11 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873093A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ− |
-
1979
- 1979-05-31 JP JP54068034A patent/JPS6016036B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60102544U (ja) * | 1983-12-19 | 1985-07-12 | アイワ株式会社 | フライホイ−ル装置 |
| JPH039546Y2 (ja) * | 1986-08-08 | 1991-03-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55160388A (en) | 1980-12-13 |
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