JPS6016020A - コンプリメンタリロジツク回路 - Google Patents
コンプリメンタリロジツク回路Info
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- JPS6016020A JPS6016020A JP58123498A JP12349883A JPS6016020A JP S6016020 A JPS6016020 A JP S6016020A JP 58123498 A JP58123498 A JP 58123498A JP 12349883 A JP12349883 A JP 12349883A JP S6016020 A JPS6016020 A JP S6016020A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、コンプリメンタリロジック回路に関し、特に
ＭＩＳ）ランジスタとバイポーラトランジスタとの組合
せＫよシ低消費電力であシながら高速動作を可能にした
相補型論理回路に関する。
ＭＩＳ）ランジスタとバイポーラトランジスタとの組合
せＫよシ低消費電力であシながら高速動作を可能にした
相補型論理回路に関する。
一般に、Ｃ−Ｎｌ５型ロジック回路は消費電力は極めて
少ないが負荷に対する駆動能力が低くかつ動作速度も比
較的遅い。これに対して、バイポーラトランジスタ等を
用いたバイポーラロジック回路は負荷に対する駆動能力
が高く高速動作が期侍できるが消費電力が大きいという
欠点を有している。従って、もしこれら両者のロジック
回路の長’Ｐｆ＋を併せ持つロジック回路が構成できれ
ばコンピュータその他のデジタルシステムの性能を大幅
に向上させることが可能となる。
少ないが負荷に対する駆動能力が低くかつ動作速度も比
較的遅い。これに対して、バイポーラトランジスタ等を
用いたバイポーラロジック回路は負荷に対する駆動能力
が高く高速動作が期侍できるが消費電力が大きいという
欠点を有している。従って、もしこれら両者のロジック
回路の長’Ｐｆ＋を併せ持つロジック回路が構成できれ
ばコンピュータその他のデジタルシステムの性能を大幅
に向上させることが可能となる。
第１図は、従来形のロジック回路の１例としてのＣ−Ｍ
ＩＳ型インバータ回路を示″ｔ″。同図の回路は、ｐチ
ャンネルＭＩＳ）ランジスタＱｔ およびｎチャンネル
ＭＩＳ）ランジスタＱ２ によって構成される。入力信
号ＩＮｕ各トランジスタＱｔおよびＱ富 のゲートに印
加され、出力信号ＯＵＴは共通接続された各トランジス
タのドレインから取り出される。トランジスタＱ１ の
ソースＵ電［のプラス側Ｖ十に接続され、トランジスタ
（ｈのソースは電源のマイナス１１！ＩＶ、、−に接続
されている。
ＩＳ型インバータ回路を示″ｔ″。同図の回路は、ｐチ
ャンネルＭＩＳ）ランジスタＱｔ およびｎチャンネル
ＭＩＳ）ランジスタＱ２ によって構成される。入力信
号ＩＮｕ各トランジスタＱｔおよびＱ富 のゲートに印
加され、出力信号ＯＵＴは共通接続された各トランジス
タのドレインから取り出される。トランジスタＱ１ の
ソースＵ電［のプラス側Ｖ十に接続され、トランジスタ
（ｈのソースは電源のマイナス１１！ＩＶ、、−に接続
されている。
第１図の回路においては、入力信号ＩＮが高レベルの場
合にはｎチャンネルＭＩＳ）ランジスタＱ２がオンとな
って出力信号ＯＵＴが低レベルとなる。逆に、入力信号
ＩＮが低レベルの場合はｐチャンネルＭＩＳ）ランジス
タＱ１がオンとなって出力信号ＯＵＴが高レベルになる
。そして、第１図の範囲においては、入力信号ＩＮが高
レベルの場合にはｐチャンネルＭＩＳ）ランジスタＱ１
がカットオフし、入力イｇ号ＩＮが低レベルの時にはｎ
チャンネルＭＩＳ）ランジスタＱｔがカットオフするた
め、入力信号ＩＮが高レベルまたは低レベルに維持され
る定常状態においては＃丘とんど電力を消費せず過渡状
態においてのみ電力を消費するから第１図の回路を用い
ることによシ極めて低電力のロジック回路を構成するこ
とが可能であった。
合にはｎチャンネルＭＩＳ）ランジスタＱ２がオンとな
って出力信号ＯＵＴが低レベルとなる。逆に、入力信号
ＩＮが低レベルの場合はｐチャンネルＭＩＳ）ランジス
タＱ１がオンとなって出力信号ＯＵＴが高レベルになる
。そして、第１図の範囲においては、入力信号ＩＮが高
レベルの場合にはｐチャンネルＭＩＳ）ランジスタＱ１
がカットオフし、入力イｇ号ＩＮが低レベルの時にはｎ
チャンネルＭＩＳ）ランジスタＱｔがカットオフするた
め、入力信号ＩＮが高レベルまたは低レベルに維持され
る定常状態においては＃丘とんど電力を消費せず過渡状
態においてのみ電力を消費するから第１図の回路を用い
ることによシ極めて低電力のロジック回路を構成するこ
とが可能であった。
しかしながら、前記従来形例おいては、各トランジスタ
Ｑ１およびＱ２が共にラテラルＭＩＳｈランジスタであ
るため、電流が半導体基板の表面を流れオン抵抗がかな
り高くガって負荷容量ｃＬによって動作速度が低下する
という不都合があった。また、ラテラルＭＩＳ）ランジ
スタにおいてオン抵抗を低下させるためチャンネル幅を
大きくすることも考えられたが、チャンネル幅を大きく
すると入力容量すなわちゲート容量示増大しそれほど動
作速度を上昇させることができなかった。
Ｑ１およびＱ２が共にラテラルＭＩＳｈランジスタであ
るため、電流が半導体基板の表面を流れオン抵抗がかな
り高くガって負荷容量ｃＬによって動作速度が低下する
という不都合があった。また、ラテラルＭＩＳ）ランジ
スタにおいてオン抵抗を低下させるためチャンネル幅を
大きくすることも考えられたが、チャンネル幅を大きく
すると入力容量すなわちゲート容量示増大しそれほど動
作速度を上昇させることができなかった。
本発明の目的は、前述の従来形における問題点に鑑み、
コンプリメンタリロジック回路において、ｐ型ＭＩｓ）
ランジスタとｎｐｎ型のノ（イポーラトランジスタまた
はＳＩＴとによる複合トランジスタおよびｎ型ＭＩＳト
ランジスタとｐｎｐ型のパイ？−ラトランジスタまたは
ＳＩＴとの複合トランジスタによって相補型回路を構成
するとともに田力回路全エミッタ（ソース）フォロワ型
回路とするという構想に基づき、極めて低消費電力であ
）ながら高速動作が可能な論理回路を提供することにあ
る。
コンプリメンタリロジック回路において、ｐ型ＭＩｓ）
ランジスタとｎｐｎ型のノ（イポーラトランジスタまた
はＳＩＴとによる複合トランジスタおよびｎ型ＭＩＳト
ランジスタとｐｎｐ型のパイ？−ラトランジスタまたは
ＳＩＴとの複合トランジスタによって相補型回路を構成
するとともに田力回路全エミッタ（ソース）フォロワ型
回路とするという構想に基づき、極めて低消費電力であ
）ながら高速動作が可能な論理回路を提供することにあ
る。
そしてこの目的は、本発明によれば、ゲートが共通接続
された少なくとも１つのｎチャネルおよびｐチャネルＭ
ＩＳトランジスタ対と、ｎｐｎ型（′！たはｎチャネル
）およびｐｎｐ型（またはｐチャネル）トランジスタ（
または５ＩＴ）対を含ミ、ｔｌｌｐチャネルＭＩＳ）ラ
ンジスタのソースおよび該ｎｐｎ型トランジスタ（また
はｎチャネル５ＩＴ）のコレクタ（またはドレイン）に
は第１の電位が与えられ、該ｐチャネル間工Ｓトランジ
スタのドレインは該ｎｐｎ型トランジスタ（またはｎチ
ャネル５ＩＴ）のベース（またはゲート）に接続され、
＃ｎｎチャネル５ＩＴランジスタのソースおよび１Ｓｐ
ｎｐ型トランジスタ（またはｐチャネル５ＩＴ）のコレ
クタ（またはドレイン）には第２の電位が与えられ、該
ｎチャネルＭＩＳトランジスタのドレインは該ｐｎｐ型
トランジスタ（またはｐチャネル５ＩＴ）のベース（ま
たはゲート）に接続され、該ｎｐｎ型（またけｎチャネ
ル）およびｐｎｐ型（またはｐチャネル）トランジスタ
（または５ＩＴ）対の各エミッタ（またはソース）は出
力点に共通接続されていることを特徴とするコンプリメ
ンタリロジック回路を提供することによって達成される
。
された少なくとも１つのｎチャネルおよびｐチャネルＭ
ＩＳトランジスタ対と、ｎｐｎ型（′！たはｎチャネル
）およびｐｎｐ型（またはｐチャネル）トランジスタ（
または５ＩＴ）対を含ミ、ｔｌｌｐチャネルＭＩＳ）ラ
ンジスタのソースおよび該ｎｐｎ型トランジスタ（また
はｎチャネル５ＩＴ）のコレクタ（またはドレイン）に
は第１の電位が与えられ、該ｐチャネル間工Ｓトランジ
スタのドレインは該ｎｐｎ型トランジスタ（またはｎチ
ャネル５ＩＴ）のベース（またはゲート）に接続され、
＃ｎｎチャネル５ＩＴランジスタのソースおよび１Ｓｐ
ｎｐ型トランジスタ（またはｐチャネル５ＩＴ）のコレ
クタ（またはドレイン）には第２の電位が与えられ、該
ｎチャネルＭＩＳトランジスタのドレインは該ｐｎｐ型
トランジスタ（またはｐチャネル５ＩＴ）のベース（ま
たはゲート）に接続され、該ｎｐｎ型（またけｎチャネ
ル）およびｐｎｐ型（またはｐチャネル）トランジスタ
（または５ＩＴ）対の各エミッタ（またはソース）は出
力点に共通接続されていることを特徴とするコンプリメ
ンタリロジック回路を提供することによって達成される
。
以下、図面によｐ本発明の詳細な説明する。
第２図は、本発明の１実施例に係わるコンプリメンタリ
ロジック回路の最も基本的なものとしてのインバータ回
路を示す。同図の回路はラテラル構造を有するｐ型ＭＩ
Ｓ）ランジスタＱｓｓ ラテラル構造を有するｎ型ＭＩ
Ｓ）ランジスタＱ４、例えばバーチカル構造を有するｎ
ｐｎ型トランジスタＱ５および例えばバーチカル構造を
有するｐｎｐ型トランジスタＱｓ ｋ具備する。トラン
ジスタＱ５およびＱｓはそれぞれ例えばｎｐｎ型バイポ
ーラトランジスタおよびｐｎｐ型バイポーラトランジス
タとされる。ＭＩＳ）ランジスタＱ３のゲートとＭＩＳ
）ランジスタＱ４のゲートは互いに接続され入力信号Ｉ
Ｎが印加される。ＭＩＳ）ランジスタＱ３のドレインは
トランジスタＱ５のベースに接続され、ソースは電源の
プラス側Ｖ十に接続されている。ＭＩＳ）ランジスタＱ
４のドレインはトランジスタＱ６のベースに接続され、
ソースは電源のマイナス側Ｖ−に接続されている。トラ
ンジスタＱ６およびＱｓの共通接続されたエミッタから
出力信号ＯＵＴが取シ出される。また、トランジスタＱ
６およびＱｓのコレクタはそれぞれ電源のプラス側Ｖ十
および電源のマイナス側Ｖ−に接続されている。なお、
トランジスタＱｓおよびＱ、とじて例えばバイポーラト
ランジスタのようにノーマリ−オフ型の素子を用いる場
合には第２図破線で示すようにトランジスタＱ３および
Ｑ４のドレイン間を接続してもよい。トランジスタＱｓ
およびＱｓとしてＳＩＴ等のノーマリ−オン型の素子を
用いる場合にはこの接続は行なわない。
ロジック回路の最も基本的なものとしてのインバータ回
路を示す。同図の回路はラテラル構造を有するｐ型ＭＩ
Ｓ）ランジスタＱｓｓ ラテラル構造を有するｎ型ＭＩ
Ｓ）ランジスタＱ４、例えばバーチカル構造を有するｎ
ｐｎ型トランジスタＱ５および例えばバーチカル構造を
有するｐｎｐ型トランジスタＱｓ ｋ具備する。トラン
ジスタＱ５およびＱｓはそれぞれ例えばｎｐｎ型バイポ
ーラトランジスタおよびｐｎｐ型バイポーラトランジス
タとされる。ＭＩＳ）ランジスタＱ３のゲートとＭＩＳ
）ランジスタＱ４のゲートは互いに接続され入力信号Ｉ
Ｎが印加される。ＭＩＳ）ランジスタＱ３のドレインは
トランジスタＱ５のベースに接続され、ソースは電源の
プラス側Ｖ十に接続されている。ＭＩＳ）ランジスタＱ
４のドレインはトランジスタＱ６のベースに接続され、
ソースは電源のマイナス側Ｖ−に接続されている。トラ
ンジスタＱ６およびＱｓの共通接続されたエミッタから
出力信号ＯＵＴが取シ出される。また、トランジスタＱ
６およびＱｓのコレクタはそれぞれ電源のプラス側Ｖ十
および電源のマイナス側Ｖ−に接続されている。なお、
トランジスタＱｓおよびＱ、とじて例えばバイポーラト
ランジスタのようにノーマリ−オフ型の素子を用いる場
合には第２図破線で示すようにトランジスタＱ３および
Ｑ４のドレイン間を接続してもよい。トランジスタＱｓ
およびＱｓとしてＳＩＴ等のノーマリ−オン型の素子を
用いる場合にはこの接続は行なわない。
第２図の回路においては、入力信号ＩＮが高レベルの時
にはｎ型ＭＩＳ）ランジスタＱ４がオンとなりｐｎｐ型
トランジスタＱ６のベースを低レベルに引下ける。これ
により、該トランジスタＱ・もオンとな）出力信号ＯＵ
Ｔが低レベルとなる。
にはｎ型ＭＩＳ）ランジスタＱ４がオンとなりｐｎｐ型
トランジスタＱ６のベースを低レベルに引下ける。これ
により、該トランジスタＱ・もオンとな）出力信号ＯＵ
Ｔが低レベルとなる。
この時、ｐ型ＭＩＳ）ランジスタＱ３およびｎｐｎ型ト
ランジスタＱ５は共にカットオフ状態となっている。逆
に、入力信号ＩＮが低レベルの時は、ｐチャンネルＭＩ
Ｓ）ランジスタＱ３がオンとなＪｎｐｎ型トランジスタ
Ｑ５のベース電圧を引上げるから該トランジスタＱ５も
オンとなシ、出力信号ＯＵＴが高レベルになる。この場
合はｎチャンネルＭＩＳ）ランジスタＱ４およびｐｎｐ
型トランジスタＱｓは共にカットオフしている。
ランジスタＱ５は共にカットオフ状態となっている。逆
に、入力信号ＩＮが低レベルの時は、ｐチャンネルＭＩ
Ｓ）ランジスタＱ３がオンとなＪｎｐｎ型トランジスタ
Ｑ５のベース電圧を引上げるから該トランジスタＱ５も
オンとなシ、出力信号ＯＵＴが高レベルになる。この場
合はｎチャンネルＭＩＳ）ランジスタＱ４およびｐｎｐ
型トランジスタＱｓは共にカットオフしている。
上述の説明で明らかなように、第２図の回路はインバー
タとして動作するが、入力信号ＩＮが高レベルの場合に
はトランジスタＱ３およびＱｓが共にカットオフし、入
力信号ＩＮが低レベルの場合にはトランジスタＱ４およ
びＱ−が共にカットオフするから、定常状態においては
ほとんど電力を消費しない。また、トランジスタＱ６お
よびＱ６ｈ共にバイポーラトランジスタであるためオン
抵抗をかなシ低くすることが可能になシ、負荷容量の影
響を受けることなく高速動作を行なうことができる。
タとして動作するが、入力信号ＩＮが高レベルの場合に
はトランジスタＱ３およびＱｓが共にカットオフし、入
力信号ＩＮが低レベルの場合にはトランジスタＱ４およ
びＱ−が共にカットオフするから、定常状態においては
ほとんど電力を消費しない。また、トランジスタＱ６お
よびＱ６ｈ共にバイポーラトランジスタであるためオン
抵抗をかなシ低くすることが可能になシ、負荷容量の影
響を受けることなく高速動作を行なうことができる。
第２図の回路において、各トランジスタＱｓ＋Ｑ６とし
ては例えば第３図に示すような種々のものが使用できる
。第３図（ａ） 、 （ｂ）は各トランジスタとしてバ
イポーラトランジスタを用いたものであシ、第３図（ｃ
） 、 （ｄ）はバーチカルトランジスタとしてＳ Ｉ
Ｔ （５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ ：静電誘導形トランジスタ）′Ｉｔ用い
たものを示している。このように、トランジスタＱｓ、
Ｑ・としてはバイポーラトランジスタ等のノーマリ−オ
フ型のしきい値を有するもののみでなく、ＳＩＴ等のノ
ーマリ−オン型のトランジスタを使用することも可能で
ある。各トランジスタＱｓ、Ｑ＠とじてノーマリ−オン
型のものを使用した場合でも定常状態においては、すな
わち入力信号が高レベルまたは低レベルのいずれかの値
となっている場合には、これをカットオフ状態とするこ
とが可能になる。従って、第２図の回路を用いることに
より、従来高速性を有しながら低電力ロジックには使用
できなかったＳＩＴ等のノーマリ−オン型のトランジス
タをも使用することが可能になる。なお、５ＩＴｆｌ：
ノーマリ−オフ型の素子として設計することも可能であ
る。
ては例えば第３図に示すような種々のものが使用できる
。第３図（ａ） 、 （ｂ）は各トランジスタとしてバ
イポーラトランジスタを用いたものであシ、第３図（ｃ
） 、 （ｄ）はバーチカルトランジスタとしてＳ Ｉ
Ｔ （５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ ：静電誘導形トランジスタ）′Ｉｔ用い
たものを示している。このように、トランジスタＱｓ、
Ｑ・としてはバイポーラトランジスタ等のノーマリ−オ
フ型のしきい値を有するもののみでなく、ＳＩＴ等のノ
ーマリ−オン型のトランジスタを使用することも可能で
ある。各トランジスタＱｓ、Ｑ＠とじてノーマリ−オン
型のものを使用した場合でも定常状態においては、すな
わち入力信号が高レベルまたは低レベルのいずれかの値
となっている場合には、これをカットオフ状態とするこ
とが可能になる。従って、第２図の回路を用いることに
より、従来高速性を有しながら低電力ロジックには使用
できなかったＳＩＴ等のノーマリ−オン型のトランジス
タをも使用することが可能になる。なお、５ＩＴｆｌ：
ノーマリ−オフ型の素子として設計することも可能であ
る。
第４図は、半導体基板上に形成された第２図の回路の構
造を模式的に示す。同図の構成においては、トランジス
タＱｓおよびＱ８としてそれぞれｎチャンネルおよびｐ
チャンネルのＳＩＴが用いられている、ｐ型基板１上に
はｎ−型エピタキシャル層２が形成され、該ｎ−型エピ
タキシャル層２とｐ型基板１との境界付近にｎ 型埋込
み層３およびｐ＋＋埋込み層４が形成されている。ｎ＋
＋埋込み層３の上部のｎ−型エピタキシャル層２上には
、ｐチャンネルＭＩＳ−ＦＥＴ（Ｑａ ）およびｎチャ
ンネルＳ Ｉ ’ｆ’ （Ｑｓ ） が形成されている
。該ＳＩＴは、前記ｎ 型埋込み層３′ｆニドレインと
し、ｎ−型エピタキシャル層２上に形成されたｐ＋型型
数散層ゲートとし、該ｐ＋型型数散層囲まれるようにｎ
−型エピタキシャル層２上に形成されたｎ 型拡散層を
ソースとしている。なお、ｎチャンネル５ＩＴＯｐ 型
ゲート拡散層の１部はｐチャンネルＦＥＴのドレインと
して用いられているっこのように、ｐチャンネルＦＥＴ
とｎチャンネルＳＩＴとを混合パターンにして形成する
ことにより回路の集積度を高めることができる。
造を模式的に示す。同図の構成においては、トランジス
タＱｓおよびＱ８としてそれぞれｎチャンネルおよびｐ
チャンネルのＳＩＴが用いられている、ｐ型基板１上に
はｎ−型エピタキシャル層２が形成され、該ｎ−型エピ
タキシャル層２とｐ型基板１との境界付近にｎ 型埋込
み層３およびｐ＋＋埋込み層４が形成されている。ｎ＋
＋埋込み層３の上部のｎ−型エピタキシャル層２上には
、ｐチャンネルＭＩＳ−ＦＥＴ（Ｑａ ）およびｎチャ
ンネルＳ Ｉ ’ｆ’ （Ｑｓ ） が形成されている
。該ＳＩＴは、前記ｎ 型埋込み層３′ｆニドレインと
し、ｎ−型エピタキシャル層２上に形成されたｐ＋型型
数散層ゲートとし、該ｐ＋型型数散層囲まれるようにｎ
−型エピタキシャル層２上に形成されたｎ 型拡散層を
ソースとしている。なお、ｎチャンネル５ＩＴＯｐ 型
ゲート拡散層の１部はｐチャンネルＦＥＴのドレインと
して用いられているっこのように、ｐチャンネルＦＥＴ
とｎチャンネルＳＩＴとを混合パターンにして形成する
ことにより回路の集積度を高めることができる。
また、ｐ＋＋埋込み層４上にはｐ−型拡散層５が形成さ
れ、該拡散層５上にはｎチャンネルＦＥＴ（Ｑ４）およ
びｐチャンネル５ＩＴ（Ｑｓ） が前述と同様の混合ｉ
４ターンによって形成されている。
れ、該拡散層５上にはｎチャンネルＦＥＴ（Ｑ４）およ
びｐチャンネル５ＩＴ（Ｑｓ） が前述と同様の混合ｉ
４ターンによって形成されている。
このような構造を有する各トランジスタの電極は例えば
アルミ配線層によって図示のごとく配線されて、第２図
の回路が形成される。
アルミ配線層によって図示のごとく配線されて、第２図
の回路が形成される。
第５図は、第２図の回路をバーチカルトランジスタＱｓ
およびＱ＠とじてバイポーラトランジスタを用いて形成
したものである。例えば、ｎｐｎ型トランジスタＱｓは
、層型埋込み層３をコレクタとし、該埋込み層３上にｎ
−型エピタキシャル層２を介して形成されたｐ＋型型数
散層ベース十 とし、ｐ 型拡散層上に形成された計型拡散層をエミッ
タとする縦型構造を有している。ｐｎｐ型トランジスタ
Ｑ６も同様の縦型構造を有している。
およびＱ＠とじてバイポーラトランジスタを用いて形成
したものである。例えば、ｎｐｎ型トランジスタＱｓは
、層型埋込み層３をコレクタとし、該埋込み層３上にｎ
−型エピタキシャル層２を介して形成されたｐ＋型型数
散層ベース十 とし、ｐ 型拡散層上に形成された計型拡散層をエミッ
タとする縦型構造を有している。ｐｎｐ型トランジスタ
Ｑ６も同様の縦型構造を有している。
その他の部分は第４図のものと同じであるから説明を省
略する。
略する。
第４図および第５図に示された構造においては、ｐチャ
ンネルラテラルＭＩ ５−ＦＥＴとｎＷのバーチカルト
ランジスタおよびｎチャンネルラテラルＭＩＳ）ランジ
スタとｐ型のバーチカルトランジスタとがそれぞれ混合
パターンとして形成されておシ、かつバーチカルトラン
ジスタＱｓおよびＱ−としてバイポーラトランジスタ等
を用いた場合でもこれらのバイポーラトランジスタを他
のトランジスタと分離するためのアイソレーション領域
を必要としないから、回路の集積度を高めることができ
ると共に、製造プロセスを簡略化することが可能になる
。
ンネルラテラルＭＩ ５−ＦＥＴとｎＷのバーチカルト
ランジスタおよびｎチャンネルラテラルＭＩＳ）ランジ
スタとｐ型のバーチカルトランジスタとがそれぞれ混合
パターンとして形成されておシ、かつバーチカルトラン
ジスタＱｓおよびＱ−としてバイポーラトランジスタ等
を用いた場合でもこれらのバイポーラトランジスタを他
のトランジスタと分離するためのアイソレーション領域
を必要としないから、回路の集積度を高めることができ
ると共に、製造プロセスを簡略化することが可能になる
。
第６図は、本発明の他の実施例としてのＮＡＮＤゲート
回路を示す。同図の回路は、互いに並列接続された２個
のｐチャンネルＭＩＳ）ランジスタＱγおよびＱａｓ互
いに直列接続されたｎチャンネルＭＩＳ）ランジスタＱ
９およびＱｔｏ ｓそして、例えばバーチカル構造を有
するｎｐｎ型トランジスタＱｔｔおよび例えばバーチカ
ル構造を有するｐｎｐ型ト：ｔンジスタＱｔ＊ ｆ具備
する。トランジスタＱ１およびＱａのドレインはトラン
ジスタＱｔｔおよびＱ１２のペース（ゲート）およびト
ランジスタＱ・のドレインと接続されている。１つの入
力信号ｌＮ１１’ｊ、）ランジスタＱ７のゲートおよび
トランジスタＱＩＧのゲートに印加され、他の入力ＩＮ
鵞ｎ）ランジスタＱｓのゲートおよびトランジスタＱ９
のゲートに印加される。トランジスタＱｌｔおよびＱｌ
ｇのエミッタ（ソース）は共通接続され出力信号ＯＵＴ
が取）出される。
回路を示す。同図の回路は、互いに並列接続された２個
のｐチャンネルＭＩＳ）ランジスタＱγおよびＱａｓ互
いに直列接続されたｎチャンネルＭＩＳ）ランジスタＱ
９およびＱｔｏ ｓそして、例えばバーチカル構造を有
するｎｐｎ型トランジスタＱｔｔおよび例えばバーチカ
ル構造を有するｐｎｐ型ト：ｔンジスタＱｔ＊ ｆ具備
する。トランジスタＱ１およびＱａのドレインはトラン
ジスタＱｔｔおよびＱ１２のペース（ゲート）およびト
ランジスタＱ・のドレインと接続されている。１つの入
力信号ｌＮ１１’ｊ、）ランジスタＱ７のゲートおよび
トランジスタＱＩＧのゲートに印加され、他の入力ＩＮ
鵞ｎ）ランジスタＱｓのゲートおよびトランジスタＱ９
のゲートに印加される。トランジスタＱｌｔおよびＱｌ
ｇのエミッタ（ソース）は共通接続され出力信号ＯＵＴ
が取）出される。
第６図の回路においては、入力信号ＩＮ、および工Ｎ３
が共に高レベルの場合にｔｉｎチャンネルＭＩＳ）ラン
ジスタＱ―およびＱｌｏがオンとなシ従ってトランジス
タＱ１！がオンとなるから出力信号ＯＵＴが低レベルに
なる。これに対して、入力信号ＩＮ、または工Ｎ２のう
ち少なくとも１つが低レベルである場合はトランジスタ
ＱγおよびＱｓのいずれかがオンとなｐトランジスタＱ
ｌｌのペース電圧を引上ける。従って該トランジスタＱ
ｌｌがオンとな９出力信号ＯＵＴが高レベルとなる。従
って、第６図の回路はＮＡＮＤゲートとして動作する。
が共に高レベルの場合にｔｉｎチャンネルＭＩＳ）ラン
ジスタＱ―およびＱｌｏがオンとなシ従ってトランジス
タＱ１！がオンとなるから出力信号ＯＵＴが低レベルに
なる。これに対して、入力信号ＩＮ、または工Ｎ２のう
ち少なくとも１つが低レベルである場合はトランジスタ
ＱγおよびＱｓのいずれかがオンとなｐトランジスタＱ
ｌｌのペース電圧を引上ける。従って該トランジスタＱ
ｌｌがオンとな９出力信号ＯＵＴが高レベルとなる。従
って、第６図の回路はＮＡＮＤゲートとして動作する。
第７図は、本発明のさらに他の実施例としてのＮＯＲゲ
ート回路を示す。同図の回路は、互いに直列接続された
ｐチャンネルＭＩＳ）ランジスタＱ１ｇおよびＱ１４、
互いに並列接続されたｎチャンネルＭＩＳ）ランジスタ
ＱｔｓおよびＱｔｓ 、そしてｎｐｎ型およびｐｎｐ型
のトランジスタＱ１γおよびＱｌｓを具備する。この回
路の詳細な構造および動作は第６図の回路に関して上述
したところから容易に類推できるのでその説明を省略す
る。
ート回路を示す。同図の回路は、互いに直列接続された
ｐチャンネルＭＩＳ）ランジスタＱ１ｇおよびＱ１４、
互いに並列接続されたｎチャンネルＭＩＳ）ランジスタ
ＱｔｓおよびＱｔｓ 、そしてｎｐｎ型およびｐｎｐ型
のトランジスタＱ１γおよびＱｌｓを具備する。この回
路の詳細な構造および動作は第６図の回路に関して上述
したところから容易に類推できるのでその説明を省略す
る。
第８図は、第６図に示す２人力ＮＡＮＤゲート回路の具
体的な構造を示す断面図である。同図において、１１は
ｐ型基板、１２はｎ−型エピタキシャル層、１３はｎ
型埋込み層、１４はｐ 型埋込み層である。ｐチャンネ
ルＭＩＳ）ランジスタＱ？、Ｑ８およびｎ型バーチカル
トランジスタとしてのｎｐｎ ）ランジスタＱｒｔはｎ
型埋込み層１３上のエピタキシャル層１２上に形成さ
れている。トランジスタＱ７およびＱｓのソースは共通
のｐ 型拡散層によって形成され、トランジスタＱ８の
ドレインおよびトランジスタＱｓｔのベースも同じｐ
型拡散層を共有している。トランジスタＱ−のドレイン
とトランジスタＱ７およびＱｓのドレインはアルミ配線
層等の配線によって接続されている。ｎチャンネルＭＩ
Ｓ）ランジスタＱ１ｏ 、 Ｑ・およびｐ型バーチカル
トランジスタとしてのｐｎｐ トランジスタＱ１！は共
にｐ＋型埋込み層１４上のｐ−型拡散Ｍ１５上に形成さ
れている。トランジスタＱ９のソースおよびトランジス
タＱ１・のドレインは共通のｎ 型拡散層を使用してお
シ、トランジスタＱ９のドレインおよびトランジスタＱ
１２のベースはｎ 型拡散層を共用している。第８図の
構成においては、ｐチャンネルＭＩＳ）ランジスタＱ７
．Ｑ１１およびｎｐｎ）ランジスタＱｌｔが混合ノ４タ
ーンとして形成されておシ、かつｎチャンネルＭＩＳ）
ランジスタＱｅ＋Ｑ！ｏおよびｐｎｐ）ランジスタＱ１
２が混合パターンとして形成されているため、高集積度
の素子を構成することができる。なお、第８図にはトラ
ンジスタ（ｈｔおよびＱ１２としてバイポーラトランジ
スタを用いた場合が示されているが、これらは前述のよ
うにＳＩＴ等を用いることも可能であシその場合の構造
も前述の説明から明らかであるから説明を省略する。
体的な構造を示す断面図である。同図において、１１は
ｐ型基板、１２はｎ−型エピタキシャル層、１３はｎ
型埋込み層、１４はｐ 型埋込み層である。ｐチャンネ
ルＭＩＳ）ランジスタＱ？、Ｑ８およびｎ型バーチカル
トランジスタとしてのｎｐｎ ）ランジスタＱｒｔはｎ
型埋込み層１３上のエピタキシャル層１２上に形成さ
れている。トランジスタＱ７およびＱｓのソースは共通
のｐ 型拡散層によって形成され、トランジスタＱ８の
ドレインおよびトランジスタＱｓｔのベースも同じｐ
型拡散層を共有している。トランジスタＱ−のドレイン
とトランジスタＱ７およびＱｓのドレインはアルミ配線
層等の配線によって接続されている。ｎチャンネルＭＩ
Ｓ）ランジスタＱ１ｏ 、 Ｑ・およびｐ型バーチカル
トランジスタとしてのｐｎｐ トランジスタＱ１！は共
にｐ＋型埋込み層１４上のｐ−型拡散Ｍ１５上に形成さ
れている。トランジスタＱ９のソースおよびトランジス
タＱ１・のドレインは共通のｎ 型拡散層を使用してお
シ、トランジスタＱ９のドレインおよびトランジスタＱ
１２のベースはｎ 型拡散層を共用している。第８図の
構成においては、ｐチャンネルＭＩＳ）ランジスタＱ７
．Ｑ１１およびｎｐｎ）ランジスタＱｌｔが混合ノ４タ
ーンとして形成されておシ、かつｎチャンネルＭＩＳ）
ランジスタＱｅ＋Ｑ！ｏおよびｐｎｐ）ランジスタＱ１
２が混合パターンとして形成されているため、高集積度
の素子を構成することができる。なお、第８図にはトラ
ンジスタ（ｈｔおよびＱ１２としてバイポーラトランジ
スタを用いた場合が示されているが、これらは前述のよ
うにＳＩＴ等を用いることも可能であシその場合の構造
も前述の説明から明らかであるから説明を省略する。
このように５本発明によれば、例えばｐ型ＭＩＳトラン
ジスタとｎｐｎ型のバイポーラトランジスタまたはＳＩ
Ｔとの複合トランジスタおよびｎ型ＭＩＳ）ランジスタ
とｐｎｐ型のバイポーラトランジスタまたはＳＩＴとの
複合トランジスタを用いてコンプリメンタリロジック回
路を構成したから、バーチカルトランジスタとして例え
ノーマリ−オン型のものを使用した場合でも定常状態に
おいてはほとんど電流を消費せず極めて低電力の論理回
路が構成できる。また出力段にバーチカルトランジスタ
を用いた場合には負荷容量の影響によって動作速度が低
下することなく、極めて高速度のロジック回路を実現す
ることができる。この高速性は、前段Ｍ工Ｓトランジス
タの負荷が後段のバーチカルトランジスタのゲートまた
はベースのみとなｊりＭＩＳ）ランジスタの負荷が軽く
なることからさらに顕著になる。また、本発明のロジッ
ク回路は各トランジスタを混合パターンとして形成する
ことか可能であシ、かつ各トランジスタ間のアイソレー
ジ１ンが不要となるからその集積度を極めて高くするこ
とが可能になると共に素子の製造プロセスが簡略化され
る。
ジスタとｎｐｎ型のバイポーラトランジスタまたはＳＩ
Ｔとの複合トランジスタおよびｎ型ＭＩＳ）ランジスタ
とｐｎｐ型のバイポーラトランジスタまたはＳＩＴとの
複合トランジスタを用いてコンプリメンタリロジック回
路を構成したから、バーチカルトランジスタとして例え
ノーマリ−オン型のものを使用した場合でも定常状態に
おいてはほとんど電流を消費せず極めて低電力の論理回
路が構成できる。また出力段にバーチカルトランジスタ
を用いた場合には負荷容量の影響によって動作速度が低
下することなく、極めて高速度のロジック回路を実現す
ることができる。この高速性は、前段Ｍ工Ｓトランジス
タの負荷が後段のバーチカルトランジスタのゲートまた
はベースのみとなｊりＭＩＳ）ランジスタの負荷が軽く
なることからさらに顕著になる。また、本発明のロジッ
ク回路は各トランジスタを混合パターンとして形成する
ことか可能であシ、かつ各トランジスタ間のアイソレー
ジ１ンが不要となるからその集積度を極めて高くするこ
とが可能になると共に素子の製造プロセスが簡略化され
る。
以上、要するに本発明によればＣ−ＭＩ８回路と同等の
低消費電力であシながら高速度、高フアンアウト数を有
し、かつ高集積化が可能な論理回路が提供される。
低消費電力であシながら高速度、高フアンアウト数を有
し、かつ高集積化が可能な論理回路が提供される。
第１図は従来形の目シック回路の１例としてのＣ−ＭＩ
Ｓ型インバータを示す電気回路図、第２図は本発明の１
実施例に係わるロジック回路を示す電気回路図、第３図
は第２図の回路において用いられる各トランジスタの種
類を示す電気回路図、第４図および第５図は第２図の回
路の具体的構造を示す断面斜視図、第６図は本発明の他
の実施例に係わるロジック回路を示す電気回路図、第７
図は本発明のさらに他の実施例を示す電気回路図、そし
て第８図は第６図の回路の構造を示す断面図である。 １．１１・・・ｐ型基板、２，１２・・・ｎ−型エピタ
キシャル層、３．１３・・・ｎ 型埋込み層、４゜１４
・・・ｐ＋型埋込み層、５．１５・・・ｐ−型エピタキ
シキル層、Ｑｒ ＋Ｑｓ ＋Ｑｙ ＋Ｑａ ５Ｑｓｓ
＋Ｑ１４・・・ｐチャンネルＭＩＳ）ランジスタ、Ｑ２
。 Ｑ４ ＋ Ｑｅ ｌ Ｑｔｏ Ｉ ＱｌＢ ｒ Ｑ１８
°−ｎチャンネルＭＩＳトランジスタ、Ｑｓ ＋ Ｑｌ
ｌ ＋ Ｑ１７− ｎｐ ｎ型トランジスタ、Ｑｓ １
Ｑ１２ ＋ Ｑｔｓ−ｐｎｐｎ型トランジス タ許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 （フ 粉 唾
Ｓ型インバータを示す電気回路図、第２図は本発明の１
実施例に係わるロジック回路を示す電気回路図、第３図
は第２図の回路において用いられる各トランジスタの種
類を示す電気回路図、第４図および第５図は第２図の回
路の具体的構造を示す断面斜視図、第６図は本発明の他
の実施例に係わるロジック回路を示す電気回路図、第７
図は本発明のさらに他の実施例を示す電気回路図、そし
て第８図は第６図の回路の構造を示す断面図である。 １．１１・・・ｐ型基板、２，１２・・・ｎ−型エピタ
キシャル層、３．１３・・・ｎ 型埋込み層、４゜１４
・・・ｐ＋型埋込み層、５．１５・・・ｐ−型エピタキ
シキル層、Ｑｒ ＋Ｑｓ ＋Ｑｙ ＋Ｑａ ５Ｑｓｓ
＋Ｑ１４・・・ｐチャンネルＭＩＳ）ランジスタ、Ｑ２
。 Ｑ４ ＋ Ｑｅ ｌ Ｑｔｏ Ｉ ＱｌＢ ｒ Ｑ１８
°−ｎチャンネルＭＩＳトランジスタ、Ｑｓ ＋ Ｑｌ
ｌ ＋ Ｑ１７− ｎｐ ｎ型トランジスタ、Ｑｓ １
Ｑ１２ ＋ Ｑｔｓ−ｐｎｐｎ型トランジス タ許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 （フ 粉 唾
Claims (1)
- 【特許請求の範囲】 ゲートが共通接続された少なくとも１つのｎチャネルお
よびｐチャネルＭＩＳ）ランジスタ対と、ｎｐｎ型（ま
たはｎチャネル）およびｐｎｐ型（またはｐチャネル）
トランジスタ（またはＳ ＩＴ）対を含み、 該ｐチャネルＭＩＳトランジスタのソースおよび該ｎｐ
ｎ型トランジスタ（またはｎチャネル５ＩＴ）の；レク
タ（またはドレイン）には第１の電位が与えられ、 該ｐチャネルＭＩＳ）ランジスタのドレインは該ｎｐｎ
型トランジスタ（またはｎチャネル５ＩＴ）のベース（
またはゲート）に接続され、該ｎチャネルＭＩＳ）ラン
ジスタのソースおよびＵｐｎｐ型トランジスタ（または
ｐチャネル５ＩＴ）のコレクタ（またはドレイン）には
第２の電位が与えられ、 １１ｉｎチャネルＭＩＳ）ランジスタのドレインは該ｐ
ｎｐ型トランジスタ（またはｐチャネル５ＩＴ）のペー
ス（またはゲート）に接続され、該ｎｐｎ型（またはｎ
チャネル）およびｐｎｐ型（またはｐチャネル）トラン
ジスタ（ま７’ｃは５ＩＴ）対の各エミッタ（ｔたはソ
ース）は出力点に共通接続されていることを特徴とする
コンプリメンタリロジック回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123498A JPS6016020A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
| KR1019840003767A KR890004211B1 (ko) | 1983-07-08 | 1984-06-30 | 콤프리멘타리 로직회로 |
| US06/627,576 US4654548A (en) | 1983-07-08 | 1984-07-03 | Complementary logic circuit |
| DE8484401430T DE3467068D1 (en) | 1983-07-08 | 1984-07-05 | Complementary logic integrated circuit |
| EP84401430A EP0131514B1 (en) | 1983-07-08 | 1984-07-05 | Complementary logic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123498A JPS6016020A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016020A true JPS6016020A (ja) | 1985-01-26 |
Family
ID=14862106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123498A Pending JPS6016020A (ja) | 1983-07-08 | 1983-07-08 | コンプリメンタリロジツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016020A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5811102A (ja) * | 1981-07-11 | 1983-01-21 | 株式会社名南製作所 | 合板の製造方法 |
-
1983
- 1983-07-08 JP JP58123498A patent/JPS6016020A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5811102A (ja) * | 1981-07-11 | 1983-01-21 | 株式会社名南製作所 | 合板の製造方法 |
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