JPS60157653A - コンピユ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、コンピュータ装置に関し、特にコンピュータ
装置を構成する中央処理装置、記憶部。

入出力部等の各部相互間のデータ授受に関する。

従来技術 従来のコンピュータ装置は、第１図に示すように、中央
処理装置１．記憶部２，３および入出力部４，５等を複
数の線から構成されるパスライン６に接続し、上記各部
間のデータ授受は、上記パスライン６を介してパラレル
データによって行なっている。パスライン６の本数は、
各部間で授受されるパラレルデータのビット数だけ必要
であるから、従来のコンピュータ装置は各部間で授受す
るデータ長（ビット数）に制約があり、またパスライン
上を伝送する信号の相互誘導によってノイズを発生し、
実装配置上の制約がある等の欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、データ長
および実装上の制約を排除し、かつ複数の信号の相互誘
導による雑音を発生しないコンピュータ装置を提供する
ことにある。

発明の構成 本発明のコンピュータ装置は、中央処理部、記憶部およ
び入出力部等を備えたコンピュータ装置において、前記
中央処理装置、記憶部、入出力部等はそれぞれ２線式デ
ータラインに接続されたシリアルデータ入出力部を備え
て、前記各部間のデータ授受は上記シリアルデータ入出
力部および２線式データラインを介してビット直列に行
なうことを特徴とする。

発明の実施例 次に、本発明について１図面を参照して詳細に説明する
。

第２図は、本発明の一実施例を示すブロック図である。

すなわち、中央処理部１．記憶部２゜３、入出力部４，
５等は、それぞれシリアルデータ入出力部７〜１１を備
え、上記シリアルデータ入出力部７〜１１間を２線式デ
ータライン１２〜１６によってループ状に接続する。そ
して、各部間のデータ授受は、それぞれの上記シリアル
データ入出力部および２線式データラインを介してビッ
ト直列に行なわれる。

すなわち、中央処理部ｌのシリアルデータ入出力部７か
ら出力されたシリアルデータは上記２線式データライン
に送出され、記憶部２．３および入出力部５．４へと順
次伝送される。

各部に接続されたシリアルデータ入出力部８等は、それ
ぞれ上記２線式データラインで伝送されたシリアルデー
タから必要なデータを取込み、不必要なデータはそのま
ま中継伝送する。各部から送出するデータは同様にして
シリアルデータ入出力部８等によって２線式データライ
ン上に送出されて中央処理部ｌに伝送され、中央処理部
ｌで必要なデータは中央処理部１に取込まれ、他の部分
で必要なデータは中継伝送される。

本実施例では、複数の線から構成されるパスラインが必
要でなく、各部相互間で授受するデータ長に対する制約
は無い。また信号間の相互誘導によって雑音が発生する
こともなく、実装上の制約を排して自由度を増大するこ
とができる。

発明の効果 以上のように、本発明においては、中央処理部、記憶部
、入ｖｊ力部等の間で授受されるデータをシリアルデー
タ入出力部を介して２線式データライン上にビット直列
に送出するように構成したから、データ長および実装上
の制約を排し、かつ信号間の相互誘導による雑音を無く
すことができるという効果がある。

【図面の簡単な説明】

第１図は従来のコンピュータ装置の一例を示すブロック
図、第２図は本発明の一実施例を示すブロック図である
。 図において、ｌ：中央処理部、２，３：記憶部、４．５
二人出力部、７〜ｌｌニジリアルデ一タ入出力部、１２
〜１６：２線式データライン。 出願人　日本電気株式会社 代理人　弁理士　住田俊宗

Claims (1)

1. 【特許請求の範囲】 中央処理部、記憶部および入出力部等を備えたコンピュ
   ータ装置において、前記中央処理装置。 記憶部、入出力部等はそれぞれ２線式データラインに接
   続されたシリアルデータ入出力部を備えて、前記各部間
   のデータ授受は−Ｆ記クシリアルデータ入出力部よび２
   線式データラインを介してビット直列に行なうことを特
   徴とするコンピュータ装置。