JPS60151774A - マルチプロセツサ - Google Patents
マルチプロセツサInfo
- Publication number
- JPS60151774A JPS60151774A JP59007741A JP774184A JPS60151774A JP S60151774 A JPS60151774 A JP S60151774A JP 59007741 A JP59007741 A JP 59007741A JP 774184 A JP774184 A JP 774184A JP S60151774 A JPS60151774 A JP S60151774A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- common
- address
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、複数のプロセッサによって並列処理か実行さ
れるマルチプロセッサに関連し、殊に本発明は、共通バ
ス方式の新規なマルチプロセッサを提供する。
れるマルチプロセッサに関連し、殊に本発明は、共通バ
ス方式の新規なマルチプロセッサを提供する。
〈発明の背景〉
従来この種マルチプロセッサは、第３図に示す如く、並
列処理を実行する複数のプロセッサ３０．３１と、プロ
セッサ間のデータ転送に供される共通バス３２と、共通
バス３２を介してアクセスされる共通メモリ３３と、各
プロセッサ３０．３１が所有するローカルメモリ３４゜
３５と、共通バス３２の使用権を制御するバス・アービ
Ｉ・レーション回路（以下、「アービタ」という）３６
とから構成される。各プロセッサ３０．３１は、ローカ
ルメモリ３４． 、３５を所有して独立処理を実行する
が、他のプロセッサへのデータ転送か必要なとき、アー
ビタ３６に対し共通バス３２の使用を要求し、アービタ
３６から使用￥１可を得て、共通バス３２を介して共通
メモリ３３ヘテータを１き込む。一方相手ブロセッザは
同様の手順を経て、アービタ３６から共通バス３２の使
用許可を得、しかる後、共通バス３２を介し２て共通メ
モリ３３よりデータを読み出す。従って従来方式では、
１回のデータ転送処理に共通バス３２を２度使用するこ
ととなり、その間他のプロセッサは共通バス３２が開放
されるのを待つため、処理効率が著しく悪い。
列処理を実行する複数のプロセッサ３０．３１と、プロ
セッサ間のデータ転送に供される共通バス３２と、共通
バス３２を介してアクセスされる共通メモリ３３と、各
プロセッサ３０．３１が所有するローカルメモリ３４゜
３５と、共通バス３２の使用権を制御するバス・アービ
Ｉ・レーション回路（以下、「アービタ」という）３６
とから構成される。各プロセッサ３０．３１は、ローカ
ルメモリ３４． 、３５を所有して独立処理を実行する
が、他のプロセッサへのデータ転送か必要なとき、アー
ビタ３６に対し共通バス３２の使用を要求し、アービタ
３６から使用￥１可を得て、共通バス３２を介して共通
メモリ３３ヘテータを１き込む。一方相手ブロセッザは
同様の手順を経て、アービタ３６から共通バス３２の使
用許可を得、しかる後、共通バス３２を介し２て共通メ
モリ３３よりデータを読み出す。従って従来方式では、
１回のデータ転送処理に共通バス３２を２度使用するこ
ととなり、その間他のプロセッサは共通バス３２が開放
されるのを待つため、処理効率が著しく悪い。
〈発明の目的〉
本発明は、データ転送に要する共通バスの使用度数を半
減する新規なマルチプロセッサを提案し、これによりマ
ルチプロセッサの効率を向上することを目的とする。
減する新規なマルチプロセッサを提案し、これによりマ
ルチプロセッサの効率を向上することを目的とする。
〈発明の構成および効果〉
上記目的を達成するため、本発明では、前記共通メモリ
を各プロセッサに分散配置することにより、例えはデー
タ転送側のプロセッサは共通バスを介して相手プロセッ
サ側の共通メモリにデータを１・き込み、相手プロセッ
サは内部バスを介してその共通メモリよりデータを読み
出すように構成した。
を各プロセッサに分散配置することにより、例えはデー
タ転送側のプロセッサは共通バスを介して相手プロセッ
サ側の共通メモリにデータを１・き込み、相手プロセッ
サは内部バスを介してその共通メモリよりデータを読み
出すように構成した。
本発明によれば、１回のデータ転送につき共通バスを１
度使用すれば足り、従来方式と比較して共通バスの使用
度数を半減でき、処理効率を向上し得る。
度使用すれば足り、従来方式と比較して共通バスの使用
度数を半減でき、処理効率を向上し得る。
加えて本発明では、共通バスに対しクロックを供給し、
クロックのオンオフに対応して各プロセッサによる共通
メモリへのアクセスを割当て制御することとした。これ
により例えばクロックがオンのとき、共通メモリに対す
るアクセスをプロセッサの書込み用に、またクロックが
オフのとき、相手プロセッサの読出し用に夫々割り当て
てき、共通メモリへのアクセス競合を容易に解決した。
クロックのオンオフに対応して各プロセッサによる共通
メモリへのアクセスを割当て制御することとした。これ
により例えばクロックがオンのとき、共通メモリに対す
るアクセスをプロセッサの書込み用に、またクロックが
オフのとき、相手プロセッサの読出し用に夫々割り当て
てき、共通メモリへのアクセス競合を容易に解決した。
〈実施例の説明〉
第１図は本発明にかかるマルチプロセッサの概略構成を
示し、複数（図示例では２個）のプロセッサ１，２が共
通バス３を介して相互に接続しである。共通メモリ４，
５は各プロセッサにてアクセスされ、夫々プロセッサ１
，２の内部バス６．７に分散配置される。各プロセッサ
１．２はローカルメモリ８，９を所有し、常時は独立処
理を実行する。アービタ１ｏは、プロセッサからの共通
バス３の使用要求を受け、そのプロセッサへ使用許可を
与える。ゲート１１゜１２は各プロセッサ１，２からの
データ出力を制御し、またアクセスコントローラ１ｊ、
１４はゲート１１．１２の開閉および、共通メモリ４．
５に対するデータ著述みおよび読出しを制御する。
示し、複数（図示例では２個）のプロセッサ１，２が共
通バス３を介して相互に接続しである。共通メモリ４，
５は各プロセッサにてアクセスされ、夫々プロセッサ１
，２の内部バス６．７に分散配置される。各プロセッサ
１．２はローカルメモリ８，９を所有し、常時は独立処
理を実行する。アービタ１ｏは、プロセッサからの共通
バス３の使用要求を受け、そのプロセッサへ使用許可を
与える。ゲート１１゜１２は各プロセッサ１，２からの
データ出力を制御し、またアクセスコントローラ１ｊ、
１４はゲート１１．１２の開閉および、共通メモリ４．
５に対するデータ著述みおよび読出しを制御する。
今プロセッサ２からプロセッサ１ヘデータ転送する場合
、まずプロセッサ２はアービタ１０に対し共通バス３の
使用を要求し、アービタ１０から共通バス３の使用許可
を受ける。そしてアクセスコントローラ１４はゲート１
２を開放し、プロセッサ１はゲート１２を介して共通バ
ス３」−へアドレスおよびデータを出力する。一方プロ
セッサ１側では、アクセスコントローラ１３によって前
記アドレスが共通メモリ４に割り当てられたアドレスで
あることが検知され、そのアドレスに対応する共通メモ
リ３のエリアにデータが順次貴き込まれる。ついでプロ
セッサｌは共通メモリ４をアクセスし、共通メモリ４に
１き込まれたデータを内部バス６を介して読み出す。従
ってプロセッサ１は共通バス３を介することなく転送デ
ータの読出しを実行し、従来例と比較して、データ転送
における共通／くス３の使用度数を半減できる。
、まずプロセッサ２はアービタ１０に対し共通バス３の
使用を要求し、アービタ１０から共通バス３の使用許可
を受ける。そしてアクセスコントローラ１４はゲート１
２を開放し、プロセッサ１はゲート１２を介して共通バ
ス３」−へアドレスおよびデータを出力する。一方プロ
セッサ１側では、アクセスコントローラ１３によって前
記アドレスが共通メモリ４に割り当てられたアドレスで
あることが検知され、そのアドレスに対応する共通メモ
リ３のエリアにデータが順次貴き込まれる。ついでプロ
セッサｌは共通メモリ４をアクセスし、共通メモリ４に
１き込まれたデータを内部バス６を介して読み出す。従
ってプロセッサ１は共通バス３を介することなく転送デ
ータの読出しを実行し、従来例と比較して、データ転送
における共通／くス３の使用度数を半減できる。
第２図は上記アクセスコントローラの回路構成例を示し
、殊に同図はデータ転送を受ける側のアクセスコントロ
ーラ１３の動作状態を示しである。図中アドレス検出器
１５．１６はアドレスをデコードし、それが共通メモリ
４に割り付けられたアドレスか否かを検出して、アドレ
ス検出信号をゲート１７ 、１’ ８へ送る。各ゲー）
１７ 、１．８および、各ゲート出力を入力するゲー
ト１９は、共通バス３に供給されるクロックのオンオフ
に基つき、共通メモリ４に対するデータの書込みおよび
、読出しを制御すると共に、複数プロセッサによる共通
メモリ４へのアクセス競合を回避する。バッファ２０．
２１は前記ゲート１７の出力をもって、またバッファ２
２．２３は前記ゲート１Ｂの出力をもって、夫々動作が
制御され、書込み或いは読出しに際し、アドレスやデー
タを取り込む。
、殊に同図はデータ転送を受ける側のアクセスコントロ
ーラ１３の動作状態を示しである。図中アドレス検出器
１５．１６はアドレスをデコードし、それが共通メモリ
４に割り付けられたアドレスか否かを検出して、アドレ
ス検出信号をゲート１７ 、１’ ８へ送る。各ゲー）
１７ 、１．８および、各ゲート出力を入力するゲー
ト１９は、共通バス３に供給されるクロックのオンオフ
に基つき、共通メモリ４に対するデータの書込みおよび
、読出しを制御すると共に、複数プロセッサによる共通
メモリ４へのアクセス競合を回避する。バッファ２０．
２１は前記ゲート１７の出力をもって、またバッファ２
２．２３は前記ゲート１Ｂの出力をもって、夫々動作が
制御され、書込み或いは読出しに際し、アドレスやデー
タを取り込む。
今他のプロセッサからプロセッサ１ヘデータ転送があっ
た場合、アドレス検出器１５は共通バス３」−のアドレ
スをデコードし、それが共通メモリ４のアドレスである
ことを検出する。これによりアドレス検出信号がゲート
１７に入力され、ケー］・１７はクロック入力のオンオ
フに対応して、オンオフ動作する。このゲート出力によ
りバッファ２０．２１かアクティブとなり、共通バス３
」二のアドレスおよＱ・データが共通メモリ４に入力さ
れる。またケート１７の出力によりゲート１９がオンオ
フし、このゲート出力が共通メモリ４の書込みピンＷに
、またケー ト１９の出力がチップセレクタＣ５に夫々
入力され、アドレスに対応する共通メモリ４のエリアに
データが着き込まれる。
た場合、アドレス検出器１５は共通バス３」−のアドレ
スをデコードし、それが共通メモリ４のアドレスである
ことを検出する。これによりアドレス検出信号がゲート
１７に入力され、ケー］・１７はクロック入力のオンオ
フに対応して、オンオフ動作する。このゲート出力によ
りバッファ２０．２１かアクティブとなり、共通バス３
」二のアドレスおよＱ・データが共通メモリ４に入力さ
れる。またケート１７の出力によりゲート１９がオンオ
フし、このゲート出力が共通メモリ４の書込みピンＷに
、またケー ト１９の出力がチップセレクタＣ５に夫々
入力され、アドレスに対応する共通メモリ４のエリアに
データが着き込まれる。
つきにプロセッサ１が上記転送データを読み出す場合、
アドレス検出器１６はプロセッサ】が発生したアドレス
をデコードし、それが共通メモリ４のアドレスであるこ
とを検出する。これによりアドレス検出信号かゲート１
８に入力され、ゲート１８はクロック入力のオンオフに
対応して、オンオフ動作する。このゲート出力によりバ
ッファ２２．２３がアクティブとなり、またゲート１９
のオンオフ出力が共通メモリ４の着込みピンＷに入力さ
れる。これにより共通メモリ４がプロセッサ１からのア
ドレスによりアクセスされ、バッファ２３を経由して共
通メモリ４のデータが読み出される。
アドレス検出器１６はプロセッサ】が発生したアドレス
をデコードし、それが共通メモリ４のアドレスであるこ
とを検出する。これによりアドレス検出信号かゲート１
８に入力され、ゲート１８はクロック入力のオンオフに
対応して、オンオフ動作する。このゲート出力によりバ
ッファ２２．２３がアクティブとなり、またゲート１９
のオンオフ出力が共通メモリ４の着込みピンＷに入力さ
れる。これにより共通メモリ４がプロセッサ１からのア
ドレスによりアクセスされ、バッファ２３を経由して共
通メモリ４のデータが読み出される。
今アドレス検出器］、 ５ 、１６が同時にアドレスを
検出して、共通メモリ４へのアクセス競合か生じたと仮
定する。ところかゲート１７およびケート１Ｂのオンオ
フ出力は、相互に反転した関係にあって同時にオン状態
とならず、共通メモリ４への二重アクセスは回避される
。
検出して、共通メモリ４へのアクセス競合か生じたと仮
定する。ところかゲート１７およびケート１Ｂのオンオ
フ出力は、相互に反転した関係にあって同時にオン状態
とならず、共通メモリ４への二重アクセスは回避される
。
４、 図面の１ハ）単な説明
第１図は本発明にかかるマルチプロセッサの全体構成を
示すブロック図、第２図はアクセスコントローラの内部
構成を示すブロック図、第３図は従来のマルチプロセッ
サの構成を示すブロック図である。
示すブロック図、第２図はアクセスコントローラの内部
構成を示すブロック図、第３図は従来のマルチプロセッ
サの構成を示すブロック図である。
１．２・・・・・・プロセッサ ３・・・・・・共通バ
ス４．５・・・・・・共通メモリ １３ 、１４・・・・・・アクセスコントローラ特許出
願人 立石電機株式会社
ス４．５・・・・・・共通メモリ １３ 、１４・・・・・・アクセスコントローラ特許出
願人 立石電機株式会社
Claims (1)
- 複数のプロセッサが共通バスを介して共通メモリをアク
セスしてデータ転送を実行するマルチプロセッサにおい
て、前記共通メモリを各プロセッサに分散配貿すると共
に、共通バスに対しクロックを供給し、クロックのオン
オフに対応して各プロセッサによる共通メモリへのアク
セスを割当て制御したマルチプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007741A JPS60151774A (ja) | 1984-01-18 | 1984-01-18 | マルチプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007741A JPS60151774A (ja) | 1984-01-18 | 1984-01-18 | マルチプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151774A true JPS60151774A (ja) | 1985-08-09 |
Family
ID=11674124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007741A Pending JPS60151774A (ja) | 1984-01-18 | 1984-01-18 | マルチプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151774A (ja) |
-
1984
- 1984-01-18 JP JP59007741A patent/JPS60151774A/ja active Pending
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