JPS60146596A - デイジタルインタ−フエ−ス装置 - Google Patents
デイジタルインタ−フエ−ス装置Info
- Publication number
- JPS60146596A JPS60146596A JP192784A JP192784A JPS60146596A JP S60146596 A JPS60146596 A JP S60146596A JP 192784 A JP192784 A JP 192784A JP 192784 A JP192784 A JP 192784A JP S60146596 A JPS60146596 A JP S60146596A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- station
- control circuit
- counter
- common line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時分割電子交換機に係シ、Ｒ２ディジタルバ
ージョン信号方式としても、共通線信号方式としても兼
用できるディジタルインターフェース装置に関する。
ージョン信号方式としても、共通線信号方式としても兼
用できるディジタルインターフェース装置に関する。
従来のディジタルインターフェース装置は、Ｒ２ディジ
タルバージョン信号方式用と、共通線信号方式用の２種
類の機能が似ているにもかかわらず異なる装置が存在し
、不経済な面があった。
タルバージョン信号方式用と、共通線信号方式用の２種
類の機能が似ているにもかかわらず異なる装置が存在し
、不経済な面があった。
本発明の目的は、Ｒ２ディジタルバージョン信号方式用
にも、共通線信号方式にも、どちらにも流用できるディ
ジタルインターフェース装置を冗長度を少なく構成する
ことにある。
にも、共通線信号方式にも、どちらにも流用できるディ
ジタルインターフェース装置を冗長度を少なく構成する
ことにある。
このため、本発明は、送信信号挿入制御回路のフレーム
カウンタのデコーダと、受信信号抽出制御回路のフレー
ムカウンタのデコーダの容量全夫々２倍にし、それぞれ
リードオンリメモＩＪ （ＲＯＭ ） ’ｉｉ使用し、
このＲＯＭの最上位ビットを１０”又は１″に指定する
ことにより、Ｒ２ディジタルバージョン信号方式にも、
共通線信号方式にもどちらにも適用可能にしたものであ
る。
カウンタのデコーダと、受信信号抽出制御回路のフレー
ムカウンタのデコーダの容量全夫々２倍にし、それぞれ
リードオンリメモＩＪ （ＲＯＭ ） ’ｉｉ使用し、
このＲＯＭの最上位ビットを１０”又は１″に指定する
ことにより、Ｒ２ディジタルバージョン信号方式にも、
共通線信号方式にもどちらにも適用可能にしたものであ
る。
以下、本発明の一実施例２ＰＣＭ５０の場合について、
第１図、第２図により説明する。
第１図、第２図により説明する。
ＰＣＭ’ｓＯの場合、Ｒ２ディジタルバージョン信号方
式では、ディジタルトランクにおいて、Ｔ Ｓ１６の内
容を受信信号の場合、抽出してメモリに蓄える機能を持
ち、送信信号の場合、送信信号をメモリからサイクリッ
クに挿入する機能を持つ。一方、共通線信号方式の場合
は、上記機能は不要である。
式では、ディジタルトランクにおいて、Ｔ Ｓ１６の内
容を受信信号の場合、抽出してメモリに蓄える機能を持
ち、送信信号の場合、送信信号をメモリからサイクリッ
クに挿入する機能を持つ。一方、共通線信号方式の場合
は、上記機能は不要である。
第１図は、送信信号挿入制御回路の構成図である。図に
おいて、１は局側フレームカウンタ（以下、ＦＣＮＴと
記述）、２は局側マルチフレームカウンタ（以下、ＭＦ
ＣＲＴと記述）、３はＲ２ディジタルバージョン信号方
式か共通線信号方式かの設定用フリップフロップ（以下
、ＣＴ ＬＦＦと記述）、４は局側フレームカウンタデ
コーダ（以下、ＦＤＥＣと記述）、５けセレクタ（以下
、ＳＥＬと記述）、６は送信信号メモリ回路（以下、Ｓ
ＳＭと記述）、７はリタイミングフリップフロップ（以
下、ＲＦ、、Ｆと記述）である。以下、第１図の動作全
説明する。
おいて、１は局側フレームカウンタ（以下、ＦＣＮＴと
記述）、２は局側マルチフレームカウンタ（以下、ＭＦ
ＣＲＴと記述）、３はＲ２ディジタルバージョン信号方
式か共通線信号方式かの設定用フリップフロップ（以下
、ＣＴ ＬＦＦと記述）、４は局側フレームカウンタデ
コーダ（以下、ＦＤＥＣと記述）、５けセレクタ（以下
、ＳＥＬと記述）、６は送信信号メモリ回路（以下、Ｓ
ＳＭと記述）、７はリタイミングフリップフロップ（以
下、ＲＦ、、Ｆと記述）である。以下、第１図の動作全
説明する。
ＦＣＮＴ １とＭＦＣＲＴ２によって得られる局７１／
−ムに同期した２５６ビノトカウンタと１６ビツトカウ
ンタの出力？ｌ−Ｆ Ｄ Ｅ Ｃ４のＡＤからＡ９端子
に入力する。Ｆ Ｄ Ｅ Ｃ４の、（１０端子には、Ｒ
２ディジタルバージョン信号方式か、共心線信号方式か
の設定を入力する。例えば、図中のように、”０”に固
定すると、Ｒ２ディジタルバージョン（Ｍ考方式用ティ
ジタルトランク、“１″に固定すると、共ａ線イ５号方
式用ディジクルインターフェース、又は、ソフトオーダ
により、（、’ Ｔ Ｌ Ｆ Ｆ ３を制御し、どちら
にも使用できるというように設定する。Ａ９端子はＰ’
ＣＮＴ１の最上位ビラトルツー２人力し、ｒｓｏかＴ
Ｓ１６かの設定をする。Ａ８端子は、Ａ９端子がｒＳ
１６（（指定している時のマルチフレームＯとそれ以外
のマルチフレームかの設定’にする。
−ムに同期した２５６ビノトカウンタと１６ビツトカウ
ンタの出力？ｌ−Ｆ Ｄ Ｅ Ｃ４のＡＤからＡ９端子
に入力する。Ｆ Ｄ Ｅ Ｃ４の、（１０端子には、Ｒ
２ディジタルバージョン信号方式か、共心線信号方式か
の設定を入力する。例えば、図中のように、”０”に固
定すると、Ｒ２ディジタルバージョン（Ｍ考方式用ティ
ジタルトランク、“１″に固定すると、共ａ線イ５号方
式用ディジクルインターフェース、又は、ソフトオーダ
により、（、’ Ｔ Ｌ Ｆ Ｆ ３を制御し、どちら
にも使用できるというように設定する。Ａ９端子はＰ’
ＣＮＴ１の最上位ビラトルツー２人力し、ｒｓｏかＴ
Ｓ１６かの設定をする。Ａ８端子は、Ａ９端子がｒＳ
１６（（指定している時のマルチフレームＯとそれ以外
のマルチフレームかの設定’にする。
Ａ７端子は、Ａ９端子がＴ ５．０ （５指定している
時のフレーム同期信号有りのフレームか、同無しのフレ
ームかの設定をする。Ａ６〜ＡＯ端子ｔｄ−１ＦＣＮＴ
１の１２８ビツトカウンタ出力を入力する。５ＥＬ５に
おいて、ＦＤＥＣＡの出力Ｑ、、Ｑ、に応じて、ＦＤＥ
Ｃ４の出力Ｑ２の固定の同期パターンか、５５Ｍ６の送
信信号か、局からの通話データ（ＨＷＤ’ＡＴＡ）か、
ＡＬＭかを選択する。すなわち、ＦＤＥＣ４０２にワー
ドのデータのうち、１にワードｐＲ２ディジタルバージ
ョン信号方式に一割当て、残りの１にワード全共通線信
号方式に割当てる。
時のフレーム同期信号有りのフレームか、同無しのフレ
ームかの設定をする。Ａ６〜ＡＯ端子ｔｄ−１ＦＣＮＴ
１の１２８ビツトカウンタ出力を入力する。５ＥＬ５に
おいて、ＦＤＥＣＡの出力Ｑ、、Ｑ、に応じて、ＦＤＥ
Ｃ４の出力Ｑ２の固定の同期パターンか、５５Ｍ６の送
信信号か、局からの通話データ（ＨＷＤ’ＡＴＡ）か、
ＡＬＭかを選択する。すなわち、ＦＤＥＣ４０２にワー
ドのデータのうち、１にワードｐＲ２ディジタルバージ
ョン信号方式に一割当て、残りの１にワード全共通線信
号方式に割当てる。
第２図は、受信信号抽出制御回路の構成図である。第２
図において、８は受信２Ｍクロックに同期した２５６ビ
ソトカウンタ（以下、ＰＣＮＴと記述）、９は受信フレ
ームカウンタデコーダ（以下、ＰＤＥＣと記述）、１０
はフレーム同期、マルチフレーム同期制御回路（以下、
５ＹＣＴＬと記述）、１１は受信信号メモリ回路（以
−下、ＳＲＭと記述）である。以下第２図の動作を説明
する。受信信号抽出制御回路の場合も前記送信信号挿入
制御回路と同様に、１にワードｑＲ２ディジタルバージ
ョン用制御に使用し、残ｐ１ｆワード會共通線信号方式
に割当てることにより兼用する。
図において、８は受信２Ｍクロックに同期した２５６ビ
ソトカウンタ（以下、ＰＣＮＴと記述）、９は受信フレ
ームカウンタデコーダ（以下、ＰＤＥＣと記述）、１０
はフレーム同期、マルチフレーム同期制御回路（以下、
５ＹＣＴＬと記述）、１１は受信信号メモリ回路（以
−下、ＳＲＭと記述）である。以下第２図の動作を説明
する。受信信号抽出制御回路の場合も前記送信信号挿入
制御回路と同様に、１にワードｑＲ２ディジタルバージ
ョン用制御に使用し、残ｐ１ｆワード會共通線信号方式
に割当てることにより兼用する。
本発明によれば、Ｒ２ディジタルバージョン信号方式を
適用する時分割電子交換機にも、共通線信号方式を適用
する電子交換機、または、ＴＳ１６’ｆ６４にピント毎
秒で情報の送信受信ケ行なうシステム（例えば、電子交
換台など）に適用でき、ハード量の冗長性も主にＦＤＥ
Ｃ４とＦＤＥＣ９のＲＯＭのワード数が２倍になるだけ
で構成できる。上記２種類の機能は、固定の場合は、ス
トランプ１本で行なえ、かつソフト制御による指定も可
能になる。１装置で２機能に適用できることは、大幅な
経済性及び保守上の向上が計れる。
適用する時分割電子交換機にも、共通線信号方式を適用
する電子交換機、または、ＴＳ１６’ｆ６４にピント毎
秒で情報の送信受信ケ行なうシステム（例えば、電子交
換台など）に適用でき、ハード量の冗長性も主にＦＤＥ
Ｃ４とＦＤＥＣ９のＲＯＭのワード数が２倍になるだけ
で構成できる。上記２種類の機能は、固定の場合は、ス
トランプ１本で行なえ、かつソフト制御による指定も可
能になる。１装置で２機能に適用できることは、大幅な
経済性及び保守上の向上が計れる。
第１図は、本発明の１実施例によるＰＣＭ６０方式の場
合の送信信号挿入制御回路構成比、第２図は、同受信信
号抽出制御回路構成図である。 １・・・局側フレームカウンタ ２・・・局側マルチフレームカウンタ ３・・・Ｒ２ディジタルバージョン信号方式と共通線信
号方式の設定用フリップフロップ ４・・・局側フレームカウンタデコーダ（ＲＯＭ ）５
・・・セレクタ ６・・・送信信号ビット用メモリ ７・・・リタイミングフリップフロップ８・・受信側フ
レームカウンタ ９・・・受信側フレームカランタデコータ（Ｒｏａｄ）
１０・・・フレーム同期、及び、マルチフレーム同期制
御回路 １１・・・受信信号抽出蓄積制御回路
合の送信信号挿入制御回路構成比、第２図は、同受信信
号抽出制御回路構成図である。 １・・・局側フレームカウンタ ２・・・局側マルチフレームカウンタ ３・・・Ｒ２ディジタルバージョン信号方式と共通線信
号方式の設定用フリップフロップ ４・・・局側フレームカウンタデコーダ（ＲＯＭ ）５
・・・セレクタ ６・・・送信信号ビット用メモリ ７・・・リタイミングフリップフロップ８・・受信側フ
レームカウンタ ９・・・受信側フレームカランタデコータ（Ｒｏａｄ）
１０・・・フレーム同期、及び、マルチフレーム同期制
御回路 １１・・・受信信号抽出蓄積制御回路
Claims (1)
- 時分割電子交換機のディジタルインターフェース装置に
かいて、送信信号挿入制御回路の自局内クロックに同期
したフレームカウンタのデコーダ、及び受信信号抽出制
御回路の他局クロックに同期したフレームカウンタのデ
コーダの容量を、それぞれ２倍にすることにより、Ｒ２
ディジタルバージョン信号方式及び共通線信号方式のど
ちらにも兼用可能としたことを特徴とするディジタルイ
ンターフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192784A JPS60146596A (ja) | 1984-01-11 | 1984-01-11 | デイジタルインタ−フエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192784A JPS60146596A (ja) | 1984-01-11 | 1984-01-11 | デイジタルインタ−フエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146596A true JPS60146596A (ja) | 1985-08-02 |
Family
ID=11515231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP192784A Pending JPS60146596A (ja) | 1984-01-11 | 1984-01-11 | デイジタルインタ−フエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007075688A (ja) * | 2005-09-12 | 2007-03-29 | Togami Electric Mfg Co Ltd | 固液混合物の脱水方法、装置及び廃液処理装置 |
| US10035720B2 (en) | 2012-03-02 | 2018-07-31 | Metawater Co., Ltd. | Sludge condensing machine |
-
1984
- 1984-01-11 JP JP192784A patent/JPS60146596A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007075688A (ja) * | 2005-09-12 | 2007-03-29 | Togami Electric Mfg Co Ltd | 固液混合物の脱水方法、装置及び廃液処理装置 |
| US10035720B2 (en) | 2012-03-02 | 2018-07-31 | Metawater Co., Ltd. | Sludge condensing machine |
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