JPS60142644A - 伝送路符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はビットシリアルの形の２値信号を伝送する場
合、送信側ではスクランブラ（ｓｃｒａｍｂｌｅｒ）に
よって、元の信号から論理「１」と論理「０」のビット
の出現率がほぼ同一の信号に変換して伝送し、受信側で
はデスクランブラ（ｄｅｓｃｒａｍｂｌｅｒ）によって
、この伝送された信号から元の信号に変換する伝送路符
号化回路に関するものである。

〔従来技術〕

第１図は従来のこの種の回路を示すブロック図で、図に
おいてＱｌ　、　（２０１はそれぞれ入力信号及び出力
信号でちって、いずれも２値打号のビットから構成され
るビットシリアルの形の信号である。ｆｉｌｌ。

（６）、　１３１　、・・・（１ｎ）はそれぞれ遅延素
子で、ビット間隔に等しい単位遅延を与える。旧）、α
２　、　ｕ３１　、・・・（１ｎ）の縦続によって構成
される回路はｎビットのシフトレジスタであって、ビッ
トタイミングと同一の周波数のクロックでシフトされる
と考えてよい。

（２りは入力信号（１０）と制御信号との排他的論理和
によって出力信号■を発生するエクスクル−シブオアゲ
ートで、（２２）　、　（２３）　、　（２４）　、・
・・（２ｍ）は互に縦続されたｍ個のエクスクル−シブ
オアゲートである。

この明細書で盲うエクスクル−シブオアゲートの縦続と
は、１つのエクスクル−シブオアゲートの出力がその前
段のエクスクル−シブオアゲートの一方の入力として接
続されている状態を意味し、エクスクル−シブオアゲー
トの他方の入力としては対応する遅延素子の出力が接続
される。但し最後段のエクスクル−シブオアゲート（第
１図に示す例では（２ｍ））はそれよりも後段に配列さ
れたエクスクル−シブオアゲートが存在しないのでその
２人力には互に異なる段の遅延素子の出力が接続され、
最前段のエクスクル−シブオアゲート（第１図に示す例
では（２２）　）の出力は制御信号を出力してエクスク
ル−シブオアゲート（２１）に入力する。

第１図に示す例では、遅延素子旧１　、　（１３、＋１
３１　、・・・・・・１　（ｎ−１）に対応してそれぞ
れエクスクル−シブオアゲート（２２）　、　（２３）
　、　（２４）　、・・−・・（２ｍ）が設けられてい
るが、一般的には遅延素子に対応するエクスクル−シブ
オアゲートを欠く場合があり、したがってエクスクル−
シブオアゲート（２１）　、　（２２）〜（２ｍ）の総
数ｍは遅延素子旧）、←２．〜（１ｎ）の総数ｎに対し
ｍ≦ｎの関係にある。

次に牙１図の回路の動作について説明するが、説明を簡
単にするため第２図に示す例について説明する。第２図
において第１図と同一符号は同−又は相当部分を示し第
１図においてｎとして表されている数値は第２図ではｎ
＝３であって、かつエクスクル−シブオアゲート（２２
）を欠〈実施例である。

入力信号量）のビットパターンがｒ　１０００００００
０　Ｊのビットパターンの繰返しであって、遅延素子（
１υ。

（１３、（１３１の初期状態をいずれも論理「１」とし
だ場合、其後の各部の信号の論理は第３図に示すように
変化する。すなわち、入力信号では論理「１」のビット
と論理「ｏ」のビットの出現率がに８であるが、出力信
号においてはほぼｌ：１の出現率になっている。第３図
の左端のコラムはステップを示し、ステップ１は素子旧
）、（６）、　（１３１の論理が「１」である初期状態
の所へ入力信号が「１」で、ゲー）　（２３）の出力が
ｒＯＪであゃ、ゲート（２１）の出力すなわち出力信号
ｉｒ　Ｉ　Ｊとなり、次のステップでは入力信号が「ｏ
」、出力信号の「１」が素子Ｕυに入り素子ｔｉｌｌ　
、（２）、（１濁の中の信号が１段ずつ後段へシフトさ
れ、ゲート（２３）の出力はｒＯＪ、ゲート（２υの出
力すなわち出方信号は「ｏ」となり、このようにして順
次変化し、ステップ６４　に到ってステップ１と同一状
態となる。ステップト６３の間に出力の論理「１」が３
１回、論理「ｏ」が３２回で、その出現率がほぼ等しい
と見なすことができるが、従来の回路の欠点は同−論理
のビットの連続数が相当大きくなることである。たとえ
ば第３図に示す例ではステップ２６〜３６の出力の１１
ビツトが連続して論理「０」になる。このように同−論
理のビットが多数連続することは伝送上好ましくない。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では出力信号における同
−論理のビットの連続回数を監視するカウンタを設け、
このカウンタの計数値が所定値に達したときは制御信号
の論理を反転することによって出力信号における同−論
理の連続を防止したものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第４図はこの発明の一実施例を示すブロック図であって
、第２図と同一符号は同−又は相当部分を示し、α→は
遅延素子の複数段の縦続回路の最後段遅延素子（１３１
の更に後段に縦続され単位遅延量を与える付加遅延素子
で、（３１）はカウンタ、（４１）、（４２）はそれぞ
れエクスクル−シブオアゲートである。

出力信号（２０）と同一の信号が所定の遅延時間の後、
遅延素子０→に入力されるのでエクスクル−シブオアゲ
ート（４２）の出力は、出力信号シαにおいて同一ビッ
ト論理が連続した場合、論理「０」となり、互に異なる
論理のビットが続いている場合、論理「１」となる。し
たがってエクスクル−シブオアゲート（４２）の「１」
の出力でカウンタ（３１）をリセットしｒＯＪの出力を
計数すれば、カウンタ（３υの計数値は出力信号（２０
）の同−論理のビットの連続数を示すことになる。カウ
ンタ（３りの計数値が所定値以上になったとき論理「１
」の信号を出力しエクスクル−シブオアゲート（４１）
により制御信号（エクスクル−シブオアゲート（２３）
の出力〕の論理を反転することによって出力信号（２０
）における同−論理のビットの多数個の連続を防止する
。

入力信号＋１＋１１のビットパターンがｒ　１００００
００００　Ｊのビットパターンの繰返しであって、遅延
素子旧）（＋、２　、０３１　、α→の初期状態をいず
れも論理「１」とした場合、其後の各部の信号の論理は
第５図に示すように変化する。第５図における表示方法
は第３図の表示方法と同一で左端のコラムはステップを
示す。ステップ（１）ではグー）　（２３）、（４２）
の出力は［０ユカウンタ（３１）の計数値は初期化され
て０であり、したがってカウンタ（３１）の出力は論理
「０」、ゲート（４υの出力は「０」であり、出力信号
（２０）としては入力信号がそのまま出力される。また
、カウンタ（３１）はたとえば計数値が５以上になった
ときその出力信号が論理「１」になるようにセットされ
ているので、ステップト３３まではグー）（４１）のカ
ウンタ（３１）からの入力は「０」に保たれ、したがっ
て、第５図に示す入力出力の関係は第３図に示すものと
同様である。

ステップ（３４）でカウンタ（３１）の出力が「１」と
なシ、ゲート（２３）の出力は「０」であるためグー）
　（４１）の出力は「１」となり、出力信号（２０）は
「１」となる。すなわち、第３図の場合、ステップ（２
６）〜（３６）の間１１個連続した「０」が第５図の場
合はステップ（２６）〜（３３）までの間８個の「０」
の連続に制限される。

ところで、排他的論理和演算の記号をΦとし、３柚のビ
ットＡ、Ｂ、Ｃの間にＡｅＣ＝Ｈの関係があるときは、
ＢｅＣ＝Ａの関係がある。Ａを入力信号ｌ１０１のビッ
ト、Ｂを出力信号（２０）のビット、Ｃを制御信号のビ
ットとすれば、ビットＢが遅延素子Ｕυへ順次入力され
て、ビットＣがゲート（４１，）から順次出力される。

素子（１１１の入力端子からグー）　（４１）の出力端
子までの回路をスクランブラと称するとすれば、受信側
でもデスクランブラとしてスクランブラと同様な回路を
設け、伝送された出力信号（２０）のピッ）Ｂを入力し
制御信号Ｃを発生し、ＢΦＣ＝Ａの演算によりもとの入
力信号（１０）のビットＡが得られることは明らかであ
る。

第６図は第４図に示すスクランブラに対応するデスクラ
ンブラを示すブロック図で、第４図と同一符号は同−又
は相当部分を示し、ただデスクランブラにおける入力は
スクランブラの出力信号（２０）であり、その出力はス
クランブラの入力信号（１０）に等しくなる。

〔発明の効果〕

以上のようにこの発明によれば、もとの信号がどのよう
な信号であっても伝送される信号では論理「１」と論理
「０」のビットの出現率がほぼ等しく、かり同−論理の
ビットが多数個連続することがない信号となり、伝送品
質を向上することができる。

【図面の簡単な説明】

第１図は従来のスクランブラの一般的構成を示すブロッ
ク図、第２図は第１図の回路の一実施例を示すブロック
図、第３図は第２図の各部の信号論理を示す図、第４図
はこの発明の一実施例を示すブロック図、第５図は第４
図の各部の信号論理を示す図、第６図は第４図のスクラ
ンブラに対応するデスクランブラの構成を示すブロック
図である。 ＋ｉｎ・・・入力信号、■、α２　、　（１３１・・・
それぞれ遅延素子、負→・・・付加遅延素子、（２１）
　、　（２３）　、　（４１，１、（４２）・・・それ
ぞれエクスクル−シブオアゲート、（３１）・・・カウ
ンタ。 尚、各図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第３図 第４図 特開昭ＧＯ−１４２６４４（５）

Claims (1)

1. 【特許請求の範囲】 ビットシリアルの形で入力される入力信号の各ビットと
   ビットシリアルの形で発生される制御信号の各ビットと
   の排他的論理和により出力信号を構成し、１ビット間隔
   に等しい単位遅延量を与える遅延素子の複数段の縦続回
   路に上記出力信号を入力し、所定の各段の遅延素子の出
   力をエクスクル−シブオアゲートの縦続回路の各対応段
   に入力して上記制御信号を発生することにより上記出力
   信号における論理「１」と論理「Ｏ」のビットの出現率
   がほぼ等しくなるようにした伝送路符号化回路において
   、 上記遅延素子の複数段の縦続回路の最後段遅延素子の更
   に後段に縦続され上記単位遅延量を与える付加遅延素子
   と、 この付加遅延素子の人力と出力とが入力される監視用エ
   クスクル−シブオアゲートと、この監視用エクスクル−
   シブオアゲートの論理「１」の出力によってリセットさ
   れ、論理「０」の出力を計数するカウンタと、 このカウンタの計数値が所定の数値以上になったとき上
   記制御信号の論理を反転する手段とを備えたことを特徴
   とする伝送路符号化回路。