JPS60130168A - 半導体装置 - Google Patents
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- JPS60130168A JPS60130168A JP23776783A JP23776783A JPS60130168A JP S60130168 A JPS60130168 A JP S60130168A JP 23776783 A JP23776783 A JP 23776783A JP 23776783 A JP23776783 A JP 23776783A JP S60130168 A JPS60130168 A JP S60130168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は制御電流により主電流の導通・非導通を制御で
きるゲートターンオフサイリスタ(以下GTOと略記)
あるいはトランジスタ(以下Tl(Sと略記)の如き半
導体装置に係シ、特にその遮断性能を向上できる接合構
造に関するものである。
きるゲートターンオフサイリスタ(以下GTOと略記)
あるいはトランジスタ(以下Tl(Sと略記)の如き半
導体装置に係シ、特にその遮断性能を向上できる接合構
造に関するものである。
GTOやTBSではエミツタ層を少なくとも1個以上の
短冊状領域から成るものとし、これに隣接するベース層
と共に半導体基体の一方の主表面に露出せしめ、各短冊
状領域には一方の主電極、ベース層には各短冊状領域を
実質的に取り囲むように制御電極が低抵抗接触され、半
導体基体の他方の主表面には他方の主電極が低抵抗接触
され、各電極は夫々一対の主端子と制御端子に接続され
た構成となっている。
短冊状領域から成るものとし、これに隣接するベース層
と共に半導体基体の一方の主表面に露出せしめ、各短冊
状領域には一方の主電極、ベース層には各短冊状領域を
実質的に取り囲むように制御電極が低抵抗接触され、半
導体基体の他方の主表面には他方の主電極が低抵抗接触
され、各電極は夫々一対の主端子と制御端子に接続され
た構成となっている。
以下GTOを例に採って具体的に説明する。
第1図は従来のGTOの一例を示している。半導体基体
1の一方の主表面には、カソード電極2とゲート電極3
が交互に設けられている。これらの電極は、それぞれカ
ソード端子5とゲート端子6に接続されている。また、
他方の主表面にはアノード電極4が設けられ、アノード
端子7に接続されている。第2図は第1図の一部縦断面
一で第1図と同一部分には同じ符号を示した。半導体基
体1は、n型エミツタ層20、pmベース層30、n型
ベース層10、p型エミッタ層40から成る。
1の一方の主表面には、カソード電極2とゲート電極3
が交互に設けられている。これらの電極は、それぞれカ
ソード端子5とゲート端子6に接続されている。また、
他方の主表面にはアノード電極4が設けられ、アノード
端子7に接続されている。第2図は第1図の一部縦断面
一で第1図と同一部分には同じ符号を示した。半導体基
体1は、n型エミツタ層20、pmベース層30、n型
ベース層10、p型エミッタ層40から成る。
第2図の構成は単位GTOと見做され、これが複数個並
列にされた構成が第1図である。即ち、n型エミツタ層
20は短冊状であり、各短冊状n型エミツタ層20には
カソード電極2が低抵抗接触し、各短冊状n型エミツタ
層20の幅方向の両側にはゲート端子6に直接接続され
たゲート電極3が低抵抗接触し、p型エミッタ層40に
はアノード成極が低抵抗接触されている。
列にされた構成が第1図である。即ち、n型エミツタ層
20は短冊状であり、各短冊状n型エミツタ層20には
カソード電極2が低抵抗接触し、各短冊状n型エミツタ
層20の幅方向の両側にはゲート端子6に直接接続され
たゲート電極3が低抵抗接触し、p型エミッタ層40に
はアノード成極が低抵抗接触されている。
第1図及び第2図においてpn接合が露出する表面には
、図示していないが、シリコン酸化膜、ガラス膜、ある
いはシリコーンゴムなどのパッシベーション膜が設けら
れている。また、ライフタイムキラーとして金などがド
ープされている。
、図示していないが、シリコン酸化膜、ガラス膜、ある
いはシリコーンゴムなどのパッシベーション膜が設けら
れている。また、ライフタイムキラーとして金などがド
ープされている。
次に従来のGTOのターンオフ動作を、第2図を用いて
説明する。GTOを導通状態から非導通状態へターンオ
フさせるには、ゲート端子6からゲート電流を引き抜く
。このとき、GTOの導通状態をつくり出しているpm
ベース層30に蓄積された過剰キャリアは、ゲート電極
3に近い領域から順次掃き出される。このため、ゲート
電極3に近い側よシ順次導通領域がターンオフしていく
従って、従来のGTOの場合、n型エミツタ層20の両
側から同じ大きさのゲート電流が引き抜かれるので、最
終的にはn型エミツタ層20の中央に導通領域CIが残
り電流が集中する。n型エミツタ層20の下ターンオフ
し終ったp壓ベース層30の中には過剰キャリアがない
ので、その部分の抵抗は熱平衡状態のそれになっている
。このため、ゲート電極3からn型エミツタ層2Oの中
央部の導通領域に至るゲート電流経路の抵抗rがターン
オフ初期より大きくなり、ゲート電流が引き抜きにくく
なる。この状態で、GToを完全にターンオフするのに
十分なゲート電流を引き抜けない場合には、電流集中部
分において電力損失のために過大な温度上昇が起とシ熱
破壊に至る。
説明する。GTOを導通状態から非導通状態へターンオ
フさせるには、ゲート端子6からゲート電流を引き抜く
。このとき、GTOの導通状態をつくり出しているpm
ベース層30に蓄積された過剰キャリアは、ゲート電極
3に近い領域から順次掃き出される。このため、ゲート
電極3に近い側よシ順次導通領域がターンオフしていく
従って、従来のGTOの場合、n型エミツタ層20の両
側から同じ大きさのゲート電流が引き抜かれるので、最
終的にはn型エミツタ層20の中央に導通領域CIが残
り電流が集中する。n型エミツタ層20の下ターンオフ
し終ったp壓ベース層30の中には過剰キャリアがない
ので、その部分の抵抗は熱平衡状態のそれになっている
。このため、ゲート電極3からn型エミツタ層2Oの中
央部の導通領域に至るゲート電流経路の抵抗rがターン
オフ初期より大きくなり、ゲート電流が引き抜きにくく
なる。この状態で、GToを完全にターンオフするのに
十分なゲート電流を引き抜けない場合には、電流集中部
分において電力損失のために過大な温度上昇が起とシ熱
破壊に至る。
さて、GToが破壊せずにターンオフ動作するか否かを
表わす重要な特性として安全動作領域(以下ASOと略
記する)がある。これは、G1l10を破壊せずにター
ンオフできる時のアノード電流とアノード・カソード間
電圧を各々縦軸、横軸にとって図表化して得られる範囲
でラシ、当然広いことが望ましい。第3図は、このAS
Oの一例である。斜線を施した部分がASOであシ、タ
ーンオフ時の電流・電圧軌跡がこの範囲内におさまれば
、GTOは破壊せずに動作する。なお、アノード電流の
かわりにカソード電流密度を用いてもよい。また、特定
の値のカソード電流密度でGTOをターンオフする場ば
に、GToを破壊しない最大のアノード・カソード間電
圧でASOの大きさを表わしてもよい。
表わす重要な特性として安全動作領域(以下ASOと略
記する)がある。これは、G1l10を破壊せずにター
ンオフできる時のアノード電流とアノード・カソード間
電圧を各々縦軸、横軸にとって図表化して得られる範囲
でラシ、当然広いことが望ましい。第3図は、このAS
Oの一例である。斜線を施した部分がASOであシ、タ
ーンオフ時の電流・電圧軌跡がこの範囲内におさまれば
、GTOは破壊せずに動作する。なお、アノード電流の
かわりにカソード電流密度を用いてもよい。また、特定
の値のカソード電流密度でGTOをターンオフする場ば
に、GToを破壊しない最大のアノード・カソード間電
圧でASOの大きさを表わしてもよい。
従来のGTOにおいては、Asoを拡大するために、第
2図のようにn型エミツタ層2oの両側にゲート電極3
を設ける、n型エミツタ層2oの幅を狭くする、またn
型ベース層10f:厚くするなど種々の工夫がなされた
が、ASOの広さには限界があった。実際、カソード電
流密度が100OA/ Cm2程度のとき、GToが破
壊しない最大のアノード・カソード間電圧を200〜3
00V以上にすることはできなかった。このため、GT
Oを使用する時には破壊を防ぐため保護回路が必要とな
シ、回路の複雑化、装置の大型化を招いていた。
2図のようにn型エミツタ層2oの両側にゲート電極3
を設ける、n型エミツタ層2oの幅を狭くする、またn
型ベース層10f:厚くするなど種々の工夫がなされた
が、ASOの広さには限界があった。実際、カソード電
流密度が100OA/ Cm2程度のとき、GToが破
壊しない最大のアノード・カソード間電圧を200〜3
00V以上にすることはできなかった。このため、GT
Oを使用する時には破壊を防ぐため保護回路が必要とな
シ、回路の複雑化、装置の大型化を招いていた。
本発明の目的は、電流遮断時の制御端子からの電流引き
抜き効果を改善し、ASOを拡大させた半導体装置を提
供することにある。
抜き効果を改善し、ASOを拡大させた半導体装置を提
供することにある。
本発明の特徴とするところは、短冊状のエミツタ層の幅
方向の一方の制御電極を制御端子に直接接続し、他方の
制御電極は抵抗を介して制御端子に接続すると共に、導
通状態におけるキャリア量を各短冊状のエミツタ層の幅
方向の一方側が他方側より少なくなる手段を設け、ター
ンオフ時に導通領域を各短冊状エミツタ層の他方側に速
やかに集中させ制御電流の引き抜きを容易にしたことに
ある。
方向の一方の制御電極を制御端子に直接接続し、他方の
制御電極は抵抗を介して制御端子に接続すると共に、導
通状態におけるキャリア量を各短冊状のエミツタ層の幅
方向の一方側が他方側より少なくなる手段を設け、ター
ンオフ時に導通領域を各短冊状エミツタ層の他方側に速
やかに集中させ制御電流の引き抜きを容易にしたことに
ある。
まず、本発明の動作原理を説明する
本発明者等は、第4図に示すようにGTOのゲート電極
を一つおきにゲート端子6に直接接続する4′1り造に
よってASOが飛躍的に拡大することを確認した。そこ
で、実験的並びに理論的検討を行なった結果、以下のよ
うなメカニズムでASOが拡大することが明らかになっ
た。第5図は第2図と同様単位GTOの縦断面を示して
いる尚、第4図、第5図において、第1図、第2図と同
一・吻・相当物には同一符号をつけている。
を一つおきにゲート端子6に直接接続する4′1り造に
よってASOが飛躍的に拡大することを確認した。そこ
で、実験的並びに理論的検討を行なった結果、以下のよ
うなメカニズムでASOが拡大することが明らかになっ
た。第5図は第2図と同様単位GTOの縦断面を示して
いる尚、第4図、第5図において、第1図、第2図と同
一・吻・相当物には同一符号をつけている。
短冊状のn型エミツタ層2oの両側にはゲート電極3a
、3bが低抵抗接触されているが、その内、ゲート電極
3aはゲート端子6に直接接続されているが、ゲート電
極3bは抵抗Rを介してゲート端子6と接続されている
。抵抗Rは後述するように一例としてp型ベース層3o
の内部抵抗が用いられる。
、3bが低抵抗接触されているが、その内、ゲート電極
3aはゲート端子6に直接接続されているが、ゲート電
極3bは抵抗Rを介してゲート端子6と接続されている
。抵抗Rは後述するように一例としてp型ベース層3o
の内部抵抗が用いられる。
抵抗Rが存在するので、ターンオフ初期にゲート電流は
n型エミツタ層20の片側すなわちゲート電極3a側か
ら主として引き抜かれる。従って導通領域はゲート電極
3a側から順次ターンオフしていくので、図中C2のよ
うに反対側のゲート電極膜3bに近い領域に電流が集中
していく。第6図は、第5図のカソード側平面図である
。ターンオフの最終段階では従来のGTOで観測されて
いるように、図中のSのようなスポット状に電流が集中
する。従来のGTOの場合には、電流スポットSはn型
エミツタ層20の幅方向の中央付近に生じるがこの図の
GTOの場合にはゲート電極3bに近い領域に生じる。
n型エミツタ層20の片側すなわちゲート電極3a側か
ら主として引き抜かれる。従って導通領域はゲート電極
3a側から順次ターンオフしていくので、図中C2のよ
うに反対側のゲート電極膜3bに近い領域に電流が集中
していく。第6図は、第5図のカソード側平面図である
。ターンオフの最終段階では従来のGTOで観測されて
いるように、図中のSのようなスポット状に電流が集中
する。従来のGTOの場合には、電流スポットSはn型
エミツタ層20の幅方向の中央付近に生じるがこの図の
GTOの場合にはゲート電極3bに近い領域に生じる。
このとき、ゲート電極3aと電流スポットSの間のp型
ベース層30内の抵抗rlはかなり大きくなっているの
で、ゲート電極3a側からのゲート電流引き抜きは困難
である。しかし、逆にゲート電極3b側からはゲート電
流が引き抜き易くなる。これは、第6図において破線で
示したような電流経路がp型ベース層30内にできるか
らである。電流スポラ)8とゲート電極3bは近接して
いるので、両者の間のp型ベース層30内の抵抗r2は
かなシ小さい。また、ゲート電極3bと3aの間では、
n畿エミッタ層20下のp型ベース層のほぼ全体が電流
経路となっている(図では便宜上2本の破線しか示さな
かった)。このため、両ゲート電極間の抵抗(第5図の
抵抗11.)もかなシ小さくな9、破線の電流経路を通
って比較的大きなゲート電流が引き抜かれる。従ってA
SOが拡大する。
ベース層30内の抵抗rlはかなり大きくなっているの
で、ゲート電極3a側からのゲート電流引き抜きは困難
である。しかし、逆にゲート電極3b側からはゲート電
流が引き抜き易くなる。これは、第6図において破線で
示したような電流経路がp型ベース層30内にできるか
らである。電流スポラ)8とゲート電極3bは近接して
いるので、両者の間のp型ベース層30内の抵抗r2は
かなシ小さい。また、ゲート電極3bと3aの間では、
n畿エミッタ層20下のp型ベース層のほぼ全体が電流
経路となっている(図では便宜上2本の破線しか示さな
かった)。このため、両ゲート電極間の抵抗(第5図の
抵抗11.)もかなシ小さくな9、破線の電流経路を通
って比較的大きなゲート電流が引き抜かれる。従ってA
SOが拡大する。
さて、第4図及び第5図で示したゲート構造に加、=(
て、ゲート電極3a付近の導通領域がターンオフし易い
構造となっていれば、さらに導通領域がゲート電極3b
の近くに集中し易くなり、さらにA、80を拡大できる
可能性がある。
て、ゲート電極3a付近の導通領域がターンオフし易い
構造となっていれば、さらに導通領域がゲート電極3b
の近くに集中し易くなり、さらにA、80を拡大できる
可能性がある。
そこで、本発明ではゲート電極3a付近でゲ−1・電極
3b側よりキャリア蓄積濃度が少なくなるようにして、
ターンオフ初期にグー1・電極3a側のターンオフが速
く行われるようにした。
3b側よりキャリア蓄積濃度が少なくなるようにして、
ターンオフ初期にグー1・電極3a側のターンオフが速
く行われるようにした。
以下、本発明のGTOへの実施例について述べる。
以下の図面中第4図、第5図に示したものと同一物、相
当物には同一符号を付けた。また、抵抗R,r1 、r
2の表示は省略した。
当物には同一符号を付けた。また、抵抗R,r1 、r
2の表示は省略した。
第7図は本発明を実施したアノードエミッタ短絡型の単
位GTOの縦断面図である。n型の高不純濃度を有する
半導体層50(以下短絡層と略記する)によってn型ベ
ース層1oが長円環状のn型エミツタ層40といっしょ
にアノード電極4に接続されている。ゲート電極3a側
の短絡層の幅X、よシもゲート電極3b側のそれXbO
方が狭くなっている。アノードエミッタ短絡型GTOで
は、導通状態におけるアノード電流は、n型エミツタ層
40から注入される正孔電流と短絡層50を流れる電子
電流とから成る。従って、短絡層50の占める面積が大
きくなるほど電子電流の割合が大きくなりn型エミツタ
層40からの正孔の注入量が少なくなる。従って、本実
施例ではX。
位GTOの縦断面図である。n型の高不純濃度を有する
半導体層50(以下短絡層と略記する)によってn型ベ
ース層1oが長円環状のn型エミツタ層40といっしょ
にアノード電極4に接続されている。ゲート電極3a側
の短絡層の幅X、よシもゲート電極3b側のそれXbO
方が狭くなっている。アノードエミッタ短絡型GTOで
は、導通状態におけるアノード電流は、n型エミツタ層
40から注入される正孔電流と短絡層50を流れる電子
電流とから成る。従って、短絡層50の占める面積が大
きくなるほど電子電流の割合が大きくなりn型エミツタ
層40からの正孔の注入量が少なくなる。従って、本実
施例ではX。
〈X、であるからゲート電極3a側の短絡層の面積が大
きくこの領域では正孔の注入量が少なくなる。すなわち
、ゲート電極3aの近くはターンオフし易すく電流はゲ
ート電極3b側に集中し易い。
きくこの領域では正孔の注入量が少なくなる。すなわち
、ゲート電極3aの近くはターンオフし易すく電流はゲ
ート電極3b側に集中し易い。
かつ、この領域は前述したようにターンオフの最終段[
@でゲート電流を引き抜き易い。このためASOが拡大
される。
@でゲート電流を引き抜き易い。このためASOが拡大
される。
第8図ないし第9図は別の実施例である。いずれも、n
型エミツタ層2Oからのキャリア(電子)の注入量がゲ
ート電極3a付近で少なくなるようにしたものである。
型エミツタ層2Oからのキャリア(電子)の注入量がゲ
ート電極3a付近で少なくなるようにしたものである。
以下、個々の実施例について説明する。
第8図に示した単位GTOにおいては、n型エミツタ層
2Oのゲート電極3bに近い領域すが残りの領域aより
深くなっている。すなわち、この領域すの下にあるn型
ベース層30の厚みは他の領域aの下より小さい。この
ため、この領域すではn型エミツタ層20から注入され
た電子の内、n型ベース層10に到達する前にp型ベー
ス層3O中で再結合するものの割合が、他の領域aより
小さい。従って、n型エミツタ層20からの実質的なキ
ャリア注入量はゲート電極膜3bに近い領域で大きくな
り、ASOを拡大することができる。
2Oのゲート電極3bに近い領域すが残りの領域aより
深くなっている。すなわち、この領域すの下にあるn型
ベース層30の厚みは他の領域aの下より小さい。この
ため、この領域すではn型エミツタ層20から注入され
た電子の内、n型ベース層10に到達する前にp型ベー
ス層3O中で再結合するものの割合が、他の領域aより
小さい。従って、n型エミツタ層20からの実質的なキ
ャリア注入量はゲート電極膜3bに近い領域で大きくな
り、ASOを拡大することができる。
第9図に示すように、n型エミツタ層20のゲート電極
膜3bに近い領域すの不純物濃度を他の領域aのそれよ
り大きくすることによシ注大量を大きくしてもよい。
膜3bに近い領域すの不純物濃度を他の領域aのそれよ
り大きくすることによシ注大量を大きくしてもよい。
また、第10図のように、n型エミツタ層20を部分的
にエツチングしてもよい。エツチングされた領域aは、
表面の高不純物濃度層が除去されている。従って、平均
的な不純物濃度はゲート電極3bに近い領域すの方が大
きくなる。なお、第8図及び第9図に示したようなnm
エミツタ層2Oを形成するようには2回の拡散プロセス
が必要である。これに対し、第10図の場合には拡散プ
ロセスは1回でよい。
にエツチングしてもよい。エツチングされた領域aは、
表面の高不純物濃度層が除去されている。従って、平均
的な不純物濃度はゲート電極3bに近い領域すの方が大
きくなる。なお、第8図及び第9図に示したようなnm
エミツタ層2Oを形成するようには2回の拡散プロセス
が必要である。これに対し、第10図の場合には拡散プ
ロセスは1回でよい。
第8図〜第10図のいずれかと第7図の組み合わせも可
能である。更に、第5図や第7図に示す構成において、
ゲート電極3a側の半導体基体1内にライフタイムキラ
ーを選択的にドープし、あるいは、電子線を選択的に照
射し、ターンオフ初期におけるキャリアの再結合を早め
るようにしてもよい。また、第8図〜第10図の実施例
はTRsにも適用可能である。
能である。更に、第5図や第7図に示す構成において、
ゲート電極3a側の半導体基体1内にライフタイムキラ
ーを選択的にドープし、あるいは、電子線を選択的に照
射し、ターンオフ初期におけるキャリアの再結合を早め
るようにしてもよい。また、第8図〜第10図の実施例
はTRsにも適用可能である。
以上説明したように、本発明によれば、電流遮断時に制
御端子からの電流引き抜きが改善され、ASOを拡大し
たGTO,’I’BSを得ることができる。
御端子からの電流引き抜きが改善され、ASOを拡大し
たGTO,’I’BSを得ることができる。
第1図は従来のGTOの概略斜視図、第2図は第1図に
示す従来のGTOの部分的縦断面図、;第3図はASO
の説明図、第4図は本発明が適用されるGTOの概略斜
視図、第5図は第4図に示すOTOの部分的縦断面図、
第6図は第5図に示す単位GTOのカソード側平面図、
第7図〜第10図は本発明の異なる実施例を示す単位G
TOの縦断面図である。 1・・・半導体基体、2・・・カソード電極、3a、3
b・・・ゲート電極、4・・・アノード電極、5・・・
カソード電極、6・・・ゲート端子、7・・・アノード
端子、1゜・・・n型ベース層、2o・・・n型エミツ
タ層、3o・・・p型ベース層、4o・・・p型エミッ
タ層、5o・・・短絡層。 代理人 弁理士 高橋明夫 (”) \ ′・−一−−1/ 第1頁の続き 0発 明 者 八 尾 勉 @発明者及川 三部 日立市幸町3丁目1番1号 株式会社日立製作所日立研
究所内 日立市幸町3丁目1番1号 株式会社日立製作所日立研
究所内
示す従来のGTOの部分的縦断面図、;第3図はASO
の説明図、第4図は本発明が適用されるGTOの概略斜
視図、第5図は第4図に示すOTOの部分的縦断面図、
第6図は第5図に示す単位GTOのカソード側平面図、
第7図〜第10図は本発明の異なる実施例を示す単位G
TOの縦断面図である。 1・・・半導体基体、2・・・カソード電極、3a、3
b・・・ゲート電極、4・・・アノード電極、5・・・
カソード電極、6・・・ゲート端子、7・・・アノード
端子、1゜・・・n型ベース層、2o・・・n型エミツ
タ層、3o・・・p型ベース層、4o・・・p型エミッ
タ層、5o・・・短絡層。 代理人 弁理士 高橋明夫 (”) \ ′・−一−−1/ 第1頁の続き 0発 明 者 八 尾 勉 @発明者及川 三部 日立市幸町3丁目1番1号 株式会社日立製作所日立研
究所内 日立市幸町3丁目1番1号 株式会社日立製作所日立研
究所内
Claims (1)
- 1、半導体基体が1対の主表面間に隣接相互で4成型の
異なる少なくとも3個の半導体層を有し、第一半導体層
は少なくとも1個以上の短冊状領域からなシ、第二半導
体層は上記各短冊状領域と共に上記半導体基体の第一主
表面に露出し、該第−主表面において上記各短冊状領域
に第一主電極が低抵抗接触され、上記各短冊状領域の幅
方向の一方の第二半導体層に制御端子に直接接続された
第一制御電極が低抵抗接触され、上記各短冊状領域の幅
方向の他方の第二半導体層に上記制御端子と抵抗を介し
て接続された第二制御電極が低抵抗接触され、半導体基
体の第二主表面に第二主電極が低抵抗接触され、上記各
短冊状領域と第二主表面間の導通状態でのキャリア量が
各短冊状領域の幅方向の一方側は他方側より少なくされ
る手段を有していることを性徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23776783A JPS60130168A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
US06/680,837 US4651189A (en) | 1983-12-19 | 1984-12-12 | Semiconductor device provided with electrically floating control electrode |
DE8484115736T DE3484594D1 (de) | 1983-12-19 | 1984-12-18 | Halbleiteranordnung mit kontrollelektrode. |
EP84115736A EP0147776B1 (en) | 1983-12-19 | 1984-12-18 | Semiconductor device provided with control electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23776783A JPS60130168A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60130168A true JPS60130168A (ja) | 1985-07-11 |
Family
ID=17020138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23776783A Pending JPS60130168A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60130168A (ja) |
-
1983
- 1983-12-19 JP JP23776783A patent/JPS60130168A/ja active Pending
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