JPS60128715A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60128715A JPS60128715A JP58238616A JP23861683A JPS60128715A JP S60128715 A JPS60128715 A JP S60128715A JP 58238616 A JP58238616 A JP 58238616A JP 23861683 A JP23861683 A JP 23861683A JP S60128715 A JPS60128715 A JP S60128715A
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- threshold voltage
- circuit
- channel mos
- mos transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は半導体集積回路に関し、特に、混在使用が可
能な相補型MO8集積回路とバイポーラ論理回路とを含
む半導体集積回路の改良に関するものである。
能な相補型MO8集積回路とバイポーラ論理回路とを含
む半導体集積回路の改良に関するものである。
[従来技術]
第1図は従来使用されている相補型MO8m!積回路(
IX下、0MO8−1C)の最小単位を示す回路図であ
る。
IX下、0MO8−1C)の最小単位を示す回路図であ
る。
まず、第1図に示す従来の0MO8−1Cの構成につい
て説明する。pチャネルMO8t−ランジスタ1および
nチャネルMOSトランジスタ2の各々のゲートは、接
続されて入力端子3となる。
て説明する。pチャネルMO8t−ランジスタ1および
nチャネルMOSトランジスタ2の各々のゲートは、接
続されて入力端子3となる。
また、−nチャネルMOSトランジスタ1のソースは一
定電圧Vccの電源に接続され、ドレインはnチャネル
MOSトランジスタ2のドレインに接続されて出力端子
4となり、nチャネルMOSトランジスタ2のソースは
接地される。
定電圧Vccの電源に接続され、ドレインはnチャネル
MOSトランジスタ2のドレインに接続されて出力端子
4となり、nチャネルMOSトランジスタ2のソースは
接地される。
第2図は第1図に示す従来の0MO8−ICの入出力電
圧および貫通電流の特性を示す図である。
圧および貫通電流の特性を示す図である。
次に、第2図を参照して第1図に示す従来の0MO8・
ICの動作について説明する。第2図において、横軸は
入力端子3に与えられる入力電圧V+ (V)であり、
縦軸は出力端子4における出力電圧V、(V)およびn
チャネルMOSトランジスタ1とnチャネルMO8F−
ランジスタ2との問を流れる貫通電流1cc(IIIA
)である。第2図中、実線は入力電圧■1の変化に対す
る出力電圧Voの変化を表わし、破線は入力電圧■1の
変化に対する上述の貫通電流Iceの変化を表わす。
ICの動作について説明する。第2図において、横軸は
入力端子3に与えられる入力電圧V+ (V)であり、
縦軸は出力端子4における出力電圧V、(V)およびn
チャネルMOSトランジスタ1とnチャネルMO8F−
ランジスタ2との問を流れる貫通電流1cc(IIIA
)である。第2図中、実線は入力電圧■1の変化に対す
る出力電圧Voの変化を表わし、破線は入力電圧■1の
変化に対する上述の貫通電流Iceの変化を表わす。
ここで、入力電圧V+をOから次第に増大させると、V
IがnチャネルMOSトランジスタ2のしきい値電圧V
TNに到達するまでは、nチャネルMOSトランジスタ
1はオン、nチャネルMOSトランジスタ2はオフの状
態にあり、出力電圧VoはハイレベルVccで一定とな
る。次に、nチャネルMOSトランジスタ1のしきい値
電圧をvTPとし、入力電圧■1がVTNからVc c
−IVTPIの間にあるときは、MOSトランジスタ1
および2は双方ともにオンとなり、出力電圧Voはハイ
レベルからローレベルに変化する。特に、MOSトラン
ジスタ1および2の双方のオン抵抗値が同じになるとき
には、出力電圧Voは急激に変化し、このときに貫通電
流1ccが最大となる。このときの入力電圧が回路しき
い値電圧VTCである。
IがnチャネルMOSトランジスタ2のしきい値電圧V
TNに到達するまでは、nチャネルMOSトランジスタ
1はオン、nチャネルMOSトランジスタ2はオフの状
態にあり、出力電圧VoはハイレベルVccで一定とな
る。次に、nチャネルMOSトランジスタ1のしきい値
電圧をvTPとし、入力電圧■1がVTNからVc c
−IVTPIの間にあるときは、MOSトランジスタ1
および2は双方ともにオンとなり、出力電圧Voはハイ
レベルからローレベルに変化する。特に、MOSトラン
ジスタ1および2の双方のオン抵抗値が同じになるとき
には、出力電圧Voは急激に変化し、このときに貫通電
流1ccが最大となる。このときの入力電圧が回路しき
い値電圧VTCである。
次に、入力電圧V1がVcc IVTPIからVccの
間にあるときには、nチャネルMOSトランジスタ1は
オフ、nチャネルMO3I−ランジ □メタ2はオンと
なり、出力電圧Voはローレベルで一定となる。通常、
上述の回路しきい値電圧Vrcが約Vc c / 2に
なるようなオン抵抗値を有するMOSトランジスタ1お
よび2が選択される。
間にあるときには、nチャネルMOSトランジスタ1は
オフ、nチャネルMO3I−ランジ □メタ2はオンと
なり、出力電圧Voはローレベルで一定となる。通常、
上述の回路しきい値電圧Vrcが約Vc c / 2に
なるようなオン抵抗値を有するMOSトランジスタ1お
よび2が選択される。
上述のように構成された0MO8・ICは、消費電力が
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために近年広く用いられるようになっており、さら
にシリコンゲートプロセスの確立により、0MO8・I
Cは高速での動作が可能になっている。そのため、同様
に高速で動作するバイポーラ形トランジスタを含む論理
回路と混在使用する必要が多くなってきた。
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために近年広く用いられるようになっており、さら
にシリコンゲートプロセスの確立により、0MO8・I
Cは高速での動作が可能になっている。そのため、同様
に高速で動作するバイポーラ形トランジスタを含む論理
回路と混在使用する必要が多くなってきた。
第3図は上述のような0MO8−ICと混在使用するバ
イポーラ論理回路の一例であるローパワ・ショットキ・
トランジスタ・トランジスタ・ロジック(以T”、18
丁−r L )のインバータ回路を示1回路図である。
イポーラ論理回路の一例であるローパワ・ショットキ・
トランジスタ・トランジスタ・ロジック(以T”、18
丁−r L )のインバータ回路を示1回路図である。
第3図に示すインバータ回路は、バイポーラ構造で結合
された口pn トランジスタ6.7,8.9゜10と、
抵抗11,12,13,14,15.16と、入力端子
17と、出力端子18と、入力端子17の次段に設けら
れたショットキバリヤダイオード5と、一定電圧Vcc
の電源とから構成されている。
された口pn トランジスタ6.7,8.9゜10と、
抵抗11,12,13,14,15.16と、入力端子
17と、出力端子18と、入力端子17の次段に設けら
れたショットキバリヤダイオード5と、一定電圧Vcc
の電源とから構成されている。
第4図は第3図に示すLSTTL回路の入出力特性を示
す図である。
す図である。
次に、第4図を参照して第3図に示すLSTTL回路の
動作について説明する。第4図において、横軸は入力端
子17に与えられる入力電圧v1(V)であり、縦軸は
出力端子18における出力電圧Vo = (V)である
。第2図中、実線は入力電圧■1の変化に対する出力電
圧Vo −の変化を表わしCいる。第4図において出力
電圧Vo −が急激に変化する回路しきい値電圧Vv、
c−は、抵抗11を流れる電流が入力端子17側に流れ
るか、あるいはnpn トランジスタ6のベースに流れ
るかによって決まり、入力端子17側に流れた場合には
出力電圧Vo =はハイレベルとなり、逆にnpnトラ
ンジスタ6のベースに流れた場合には出力電圧Vo −
はローレベルとなる。ここで、ショットキバリヤダイオ
ード5の順方向電圧をV 5 N npnトランジスタ
6のベース・エミッタ順方向電圧をVg 、 npn
トランジスタ8のベース・エミッタ順方向電圧をv8と
すると、第3図のLSTTL回路の回路しきい値電圧V
TC−は、 V、c = = Vs +Vs +Vaによって表わさ
れる。LSTTLの電源電圧Vc。は通常5Vであり、
この場合、■、は通常004vとなり、v6およびVs
はそれぞれ0.7Vとなる。したがって通常の回路しき
い値電圧VT。−は、1.0Vとなる。通常、LSTT
Lの入力電圧のハイレベルV’lHは2.0V以上、ロ
ーレベルVILは0.8V以下と規格化されている。
動作について説明する。第4図において、横軸は入力端
子17に与えられる入力電圧v1(V)であり、縦軸は
出力端子18における出力電圧Vo = (V)である
。第2図中、実線は入力電圧■1の変化に対する出力電
圧Vo −の変化を表わしCいる。第4図において出力
電圧Vo −が急激に変化する回路しきい値電圧Vv、
c−は、抵抗11を流れる電流が入力端子17側に流れ
るか、あるいはnpn トランジスタ6のベースに流れ
るかによって決まり、入力端子17側に流れた場合には
出力電圧Vo =はハイレベルとなり、逆にnpnトラ
ンジスタ6のベースに流れた場合には出力電圧Vo −
はローレベルとなる。ここで、ショットキバリヤダイオ
ード5の順方向電圧をV 5 N npnトランジスタ
6のベース・エミッタ順方向電圧をVg 、 npn
トランジスタ8のベース・エミッタ順方向電圧をv8と
すると、第3図のLSTTL回路の回路しきい値電圧V
TC−は、 V、c = = Vs +Vs +Vaによって表わさ
れる。LSTTLの電源電圧Vc。は通常5Vであり、
この場合、■、は通常004vとなり、v6およびVs
はそれぞれ0.7Vとなる。したがって通常の回路しき
い値電圧VT。−は、1.0Vとなる。通常、LSTT
Lの入力電圧のハイレベルV’lHは2.0V以上、ロ
ーレベルVILは0.8V以下と規格化されている。
ところで、前述のように0MO8−1Cとバイポーラ論
理回路とが混在して使用される場合、0MO8−1Cも
バイポーラ論理回路のハイレベルv11.またはローレ
ベルVILの入力レベルで動作可能でなければならない
。前述の第3図のLSTTL回路の場合、入力電圧のハ
イレベルvIMは2■であり、ローレベルVILはO,
8Vであるので、入力電圧V+が0.8vから2vの間
の領域に0MO8−ICの回路しきい値電圧V、。
理回路とが混在して使用される場合、0MO8−1Cも
バイポーラ論理回路のハイレベルv11.またはローレ
ベルVILの入力レベルで動作可能でなければならない
。前述の第3図のLSTTL回路の場合、入力電圧のハ
イレベルvIMは2■であり、ローレベルVILはO,
8Vであるので、入力電圧V+が0.8vから2vの間
の領域に0MO8−ICの回路しきい値電圧V、。
を設定する必要がある。
前述のように、0MO8・ICにおいては、通常nチャ
ネルMOSトランジスタとnチャネルMOSトランジス
タとのバランスをとって回路しきい値電圧VTCを電源
電圧Vccの1/2に設定するが、上述のようにLST
TL回路と混在使用する場合には回路しきい値電圧Vi
cが0.8ないし2.0■の間になるように、nチャネ
ルMOSトランジスタ2のオン抵抗値を小さくして設定
する。
ネルMOSトランジスタとnチャネルMOSトランジス
タとのバランスをとって回路しきい値電圧VTCを電源
電圧Vccの1/2に設定するが、上述のようにLST
TL回路と混在使用する場合には回路しきい値電圧Vi
cが0.8ないし2.0■の間になるように、nチャネ
ルMOSトランジスタ2のオン抵抗値を小さくして設定
する。
第5図は、上述の方法によって回路しきい値電圧VTC
を0.8Vないし2.0vの間に設定した場合の第1図
に示す0MO8−ICの入出力電圧および真通電流の特
性を示す図である。第5図において、A点は貫通電流が
流れ始める入力電圧を示し、これはnチャネルMOSト
ランジスタ2のしきい値電圧VTNである。また、8点
は貫通電流が流れ始めるもう一方の点で、pチャネル間
0Sトランジスタ1のしきい値電圧VTPによって決定
される。通常、電源電圧Vccが5■のときに、これら
のしきい値電圧は約0.5に調整される。上述のように
、0MO8−1Cを構成するMOS)−ランジスタのオ
ン抵抗値を調整することによって0MO8−1Cの回路
しきい電圧を混在使用するLSTTL等のバイポーラ論
理回路の回路しきい*を圧に合わせることが可能である
。
を0.8Vないし2.0vの間に設定した場合の第1図
に示す0MO8−ICの入出力電圧および真通電流の特
性を示す図である。第5図において、A点は貫通電流が
流れ始める入力電圧を示し、これはnチャネルMOSト
ランジスタ2のしきい値電圧VTNである。また、8点
は貫通電流が流れ始めるもう一方の点で、pチャネル間
0Sトランジスタ1のしきい値電圧VTPによって決定
される。通常、電源電圧Vccが5■のときに、これら
のしきい値電圧は約0.5に調整される。上述のように
、0MO8−1Cを構成するMOS)−ランジスタのオ
ン抵抗値を調整することによって0MO8−1Cの回路
しきい電圧を混在使用するLSTTL等のバイポーラ論
理回路の回路しきい*を圧に合わせることが可能である
。
しかしながら、第5図に示す0MO8: x cの入出
力特性において、第4図に示すローレベルの入力電圧V
ILまたはハイレベルの入力電圧V+Hを印加した場合
を考えると、確かに回路しきい値電圧VtcはVILと
VIHとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れることがわかる。すなわち、第5図に
おいてX点は、ローレベルの入力電圧VILを印加した
ときの貫通電流で、Y点は、ハイレベルの入力電圧V1
Hを印加したときの負通電流である。0MO8・ICは
高速動作をさせるためにnチャネルMOSトランジスタ
および0チャネルMOSトランジスタのオン抵抗値は小
さくなければならず、そのために特に上述のY点での貫
通電流は数10g1Aにも達し、cMos−icの利点
である低消費電力を実現することができないという欠点
があった。
力特性において、第4図に示すローレベルの入力電圧V
ILまたはハイレベルの入力電圧V+Hを印加した場合
を考えると、確かに回路しきい値電圧VtcはVILと
VIHとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れることがわかる。すなわち、第5図に
おいてX点は、ローレベルの入力電圧VILを印加した
ときの貫通電流で、Y点は、ハイレベルの入力電圧V1
Hを印加したときの負通電流である。0MO8・ICは
高速動作をさせるためにnチャネルMOSトランジスタ
および0チャネルMOSトランジスタのオン抵抗値は小
さくなければならず、そのために特に上述のY点での貫
通電流は数10g1Aにも達し、cMos−icの利点
である低消費電力を実現することができないという欠点
があった。
また、上述のようにpチャネル間0Sトランジスタとn
チャネルMOS l−ランジスタとのオン抵抗値の差を
設けると回路のバ喪ンスが悪くなり、回路構成が困難に
なるという欠点もあった。
チャネルMOS l−ランジスタとのオン抵抗値の差を
設けると回路のバ喪ンスが悪くなり、回路構成が困難に
なるという欠点もあった。
[発明の概!!]
それゆえに、この発明の目的は、MOS集積回路の入力
部を構成する0MO8・ICのnチャネルMOSトラン
ジスタおよびnチャネルMOSトランジスタの各々のし
きい値電圧間に差を設け、これらのしきい値電圧を、0
MO8・ICを構成する他のMO8t−ランジスタのし
きい値電圧よりも高く設定することにより、0MO8・
ICとバイポーラ論理回路とが混在して使用されるとき
に、バイポーラ論理回路のハイおよびローの規格化され
た入力レベルで十分に動作することができ、かつ低消費
電力および動作の高速性を維持する0MO8・IC回路
を含む半導体集積回路を提供することである。
部を構成する0MO8・ICのnチャネルMOSトラン
ジスタおよびnチャネルMOSトランジスタの各々のし
きい値電圧間に差を設け、これらのしきい値電圧を、0
MO8・ICを構成する他のMO8t−ランジスタのし
きい値電圧よりも高く設定することにより、0MO8・
ICとバイポーラ論理回路とが混在して使用されるとき
に、バイポーラ論理回路のハイおよびローの規格化され
た入力レベルで十分に動作することができ、かつ低消費
電力および動作の高速性を維持する0MO8・IC回路
を含む半導体集積回路を提供することである。
[発明の実1M−1
第6図は従来のMO8集積回路を最小単位の0MO8−
1Cからなる入力部19とそれ以外の回路ブロック20
とに分離して示す回路図である。
1Cからなる入力部19とそれ以外の回路ブロック20
とに分離して示す回路図である。
入力部19は、第1図と同じく相補的に結合された1対
のnチャネルMOSトランジスタ21とnチャネルMO
Sトランジスタ22とから構成され、入力部以外の回路
ブロック20は、第1図に示す0MO8−ICの最小単
位を数段直列に接続したものである。
のnチャネルMOSトランジスタ21とnチャネルMO
Sトランジスタ22とから構成され、入力部以外の回路
ブロック20は、第1図に示す0MO8−ICの最小単
位を数段直列に接続したものである。
第7図tよ第6図に示す入力部19の入出力特性を示す
図である。
図である。
次に、第7図を参照して第6図に示す入力部19の動作
について説明り゛る。第7図において、横軸は入力端子
27に与えられる入力電圧V+ (V)であり、縦軸は
入力回路19の出力電圧VOおよびpチャネルM OS
’l−ランジスタ21とnチャネルMO8I・ランジ
スタ22との問を流れる貫通電流1゜C(lI+A)で
ある。ここで、47図中、実線は入力電圧v1の変化に
対する出力電圧Voの変化を表わし、破線は入力電圧V
+の変化に対する上述の貫通電流1ccの変化を表わす
。
について説明り゛る。第7図において、横軸は入力端子
27に与えられる入力電圧V+ (V)であり、縦軸は
入力回路19の出力電圧VOおよびpチャネルM OS
’l−ランジスタ21とnチャネルMO8I・ランジ
スタ22との問を流れる貫通電流1゜C(lI+A)で
ある。ここで、47図中、実線は入力電圧v1の変化に
対する出力電圧Voの変化を表わし、破線は入力電圧V
+の変化に対する上述の貫通電流1ccの変化を表わす
。
入力部19以外の部分に含まれる0MO8・ICを構成
するpチャネルMOSトランジスタおよび0チ1?ネル
MOSトランジスタのしきい値電圧は第1図に示した従
来の0MO8・ICと同様に約0.5■に設定され、第
2図に示すような通常の入出力特性に設定する。とれは
pチャネルM 0SトランジスタおよびnチャネルMO
Sトランジスタの動作の高速性を維持するためである。
するpチャネルMOSトランジスタおよび0チ1?ネル
MOSトランジスタのしきい値電圧は第1図に示した従
来の0MO8・ICと同様に約0.5■に設定され、第
2図に示すような通常の入出力特性に設定する。とれは
pチャネルM 0SトランジスタおよびnチャネルMO
Sトランジスタの動作の高速性を維持するためである。
第5図における貫通電流が流れ始める点へは、nチャネ
ルMOSトランジスタ22のしきい値電圧であり、従来
は約0.5Vであった。この場合、ローレベルの入力電
圧0.8Vとの差は約0.3■であり、X点にお(プる
貫通電流は少なく無視できる程度なのでnチャネルMO
8l−ランジスタ22のしきい値電圧は従来通りのまま
とする。
ルMOSトランジスタ22のしきい値電圧であり、従来
は約0.5Vであった。この場合、ローレベルの入力電
圧0.8Vとの差は約0.3■であり、X点にお(プる
貫通電流は少なく無視できる程度なのでnチャネルMO
8l−ランジスタ22のしきい値電圧は従来通りのまま
とする。
次に、第5図における貫通電流が流れ始めるもう一方の
点Bは、pチャネル間0Sトランジスタ21のしきい値
電圧によって決定され、これを従来のM0Sトランジス
タのしきい値電圧的0.5■に対し少しでも大きく設定
すると、B点はv1H近づき、Y点で示す貫通電流は著
しく減少する。
点Bは、pチャネル間0Sトランジスタ21のしきい値
電圧によって決定され、これを従来のM0Sトランジス
タのしきい値電圧的0.5■に対し少しでも大きく設定
すると、B点はv1H近づき、Y点で示す貫通電流は著
しく減少する。
たとえば、第7図はnチャネルMOSトランジスタ21
のしきい値電圧を3■に設定した場合を示しており、第
5図にお番・)るB点がV+ H=2Vまで移動し、ハ
イレベルの入力電圧Vl)lに対するY点における貫通
電流が消滅している。すなわち、nチャネルMO3t−
ランジスタ22のしきい値電圧とnチャネルMOSトラ
ンジスタ21のしきい値電圧との間に差を設けることに
よって貫通電流を減少させることができる。
のしきい値電圧を3■に設定した場合を示しており、第
5図にお番・)るB点がV+ H=2Vまで移動し、ハ
イレベルの入力電圧Vl)lに対するY点における貫通
電流が消滅している。すなわち、nチャネルMO3t−
ランジスタ22のしきい値電圧とnチャネルMOSトラ
ンジスタ21のしきい値電圧との間に差を設けることに
よって貫通電流を減少させることができる。
但し、pチャネルMO8トランジスタ21のしきい値を
上述のように3vまで大きくすると、トランジスタのオ
ン時の電流が小さくなり過ぎてスイッチングの速度が遅
くなるという傾向が出“Cくるので必ずしもそこまで大
きくする必要はない。
上述のように3vまで大きくすると、トランジスタのオ
ン時の電流が小さくなり過ぎてスイッチングの速度が遅
くなるという傾向が出“Cくるので必ずしもそこまで大
きくする必要はない。
貫通電流1ccは、入力電圧−しきい値電圧の二乗の関
数であるため、しきい値電圧を少し大きくするだけで貫
通電流1ccは大きく減少するので、nチャネルMOS
トランジスタ21のしきい値が回路ブロック2Oにおけ
る他のnチャネルMOSトランジスタ23ないし25お
よび「1チャネルMO81〜ランジスタ22のしきい値
よりも少しでも大きければ貫通電流を減少させることが
できる。
数であるため、しきい値電圧を少し大きくするだけで貫
通電流1ccは大きく減少するので、nチャネルMOS
トランジスタ21のしきい値が回路ブロック2Oにおけ
る他のnチャネルMOSトランジスタ23ないし25お
よび「1チャネルMO81〜ランジスタ22のしきい値
よりも少しでも大きければ貫通電流を減少させることが
できる。
特に、第6図に示す0MO8−ICと第3図に示すL
S T T Lとを同時に混在使用する場合について考
えると、スイッチング31度が必要なときにはpチャネ
ル間0Sトランジスタ21のしきい値電圧を1v1すな
わち11チャネルMO8l−ランジスタ22のしきい値
電圧との差を0.5Vに設定する。このようにpチャネ
ルM OS l−ランジスタのしきい値電圧を1vにし
たときのV+ H−2V印加時における貫通電流は、し
きいmm圧が015vのときに比較し、((Vcc−2
)−j) 2/ ((Vcc−2>−0,5) 2′c
あり、ここぐVcc−5Vの場合は64(%)である。
S T T Lとを同時に混在使用する場合について考
えると、スイッチング31度が必要なときにはpチャネ
ル間0Sトランジスタ21のしきい値電圧を1v1すな
わち11チャネルMO8l−ランジスタ22のしきい値
電圧との差を0.5Vに設定する。このようにpチャネ
ルM OS l−ランジスタのしきい値電圧を1vにし
たときのV+ H−2V印加時における貫通電流は、し
きいmm圧が015vのときに比較し、((Vcc−2
)−j) 2/ ((Vcc−2>−0,5) 2′c
あり、ここぐVcc−5Vの場合は64(%)である。
すなわち、pチャネルMO8)−ランジスタ21のしき
い値電圧と11チャネルM0Sトランジスタ22のしき
い値電圧との間のO,5Vの差によって貫通電流を36
%減少させることができる。
い値電圧と11チャネルM0Sトランジスタ22のしき
い値電圧との間のO,5Vの差によって貫通電流を36
%減少させることができる。
さらに、スイッチング速痕が必要でないときにはnチャ
ネルMOSトランジスタ21のしきい値電圧を第7図に
示すように3■、′すなわちnチャネルMOSトランジ
スタ22とのしきい値電圧の差を2.5vに設定すると
、VIH−2V印加時には真通電流は全く流れなくなる
。
ネルMOSトランジスタ21のしきい値電圧を第7図に
示すように3■、′すなわちnチャネルMOSトランジ
スタ22とのしきい値電圧の差を2.5vに設定すると
、VIH−2V印加時には真通電流は全く流れなくなる
。
以上のように、0MO8−1Cを構成するMOSトラン
ジスタのオン抵抗値を調整して回路しきい値電圧VTC
をVc C/2よりも低く設定し、かつpチャネル間0
Sトランジスタおよび0チャネルM0Sトランジスタの
各々のしきい値電圧間に0.5vないし2.5vの差を
設けることにより、第71@lにおけるVIHの印加時
に流れる貫通電流は減少し、0MO8・ICの電力消費
が少なくなる。すなわち、第6図において入力にVIM
およびVILを印加したときに第7図における出力電圧
Vo−は十分電源電圧Vccまたはアース電位に近づい
ており、入力回路以外の内部回路ブロック20における
貫通電流は過渡期にしか流れず、第6図は直流的にはほ
とんど電りを消費しない。
ジスタのオン抵抗値を調整して回路しきい値電圧VTC
をVc C/2よりも低く設定し、かつpチャネル間0
Sトランジスタおよび0チャネルM0Sトランジスタの
各々のしきい値電圧間に0.5vないし2.5vの差を
設けることにより、第71@lにおけるVIHの印加時
に流れる貫通電流は減少し、0MO8・ICの電力消費
が少なくなる。すなわち、第6図において入力にVIM
およびVILを印加したときに第7図における出力電圧
Vo−は十分電源電圧Vccまたはアース電位に近づい
ており、入力回路以外の内部回路ブロック20における
貫通電流は過渡期にしか流れず、第6図は直流的にはほ
とんど電りを消費しない。
なお、バイポーラ論理回路との混在使用を考囃して、第
7図にお・いては回路しきい値電圧Vrcをアース電位
に近づける場合を説明したが、入力部19のnチャネル
MOSトランジスタ22のしきい値電圧をpチャネルM
O8)−ランジスタ21のしきい値電圧よりも大きく設
定すると、回路しきい値電圧vTcを電源電圧■。、に
接近させることも可能である。
7図にお・いては回路しきい値電圧Vrcをアース電位
に近づける場合を説明したが、入力部19のnチャネル
MOSトランジスタ22のしきい値電圧をpチャネルM
O8)−ランジスタ21のしきい値電圧よりも大きく設
定すると、回路しきい値電圧vTcを電源電圧■。、に
接近させることも可能である。
なお、上述の実施例は0MO8−IC回路について説明
したが、バイポーラトランジスタとMOSトランジスタ
とが混在するパイシーモス回路においても同様の効果を
得ることができる。
したが、バイポーラトランジスタとMOSトランジスタ
とが混在するパイシーモス回路においても同様の効果を
得ることができる。
[発明の効果〕
以上のように、この発明によれば、入力部を構成するp
チャネル間0SトランジスタおよびnチャネルMO8)
−ランジスタのしぎい値電圧を異なる値にすることによ
り、0MO8・ICとバイポーラ論理回路との混在使用
時の消費電力を減少させた半導体III積回路を得るこ
とができる。
チャネル間0SトランジスタおよびnチャネルMO8)
−ランジスタのしぎい値電圧を異なる値にすることによ
り、0MO8・ICとバイポーラ論理回路との混在使用
時の消費電力を減少させた半導体III積回路を得るこ
とができる。
第1図は従来の0MO8・ICの最小単位を示す回路図
である。第2図は第1図に示した0MO8−ICの最小
単位の入出力特性を示す図である。 第3図は第1図の0MO8−1Cと混在使用するL S
T r 1回路を示1回路図である。第4図は第3図
に示したLSTTL回路の入出力特性を表わす図Cある
。第5図は第3図に示したLSTTL回路と混在使用づ
る0MO8−1Cの人出力特性を示1図である。第6図
はMO8集積回路の全体を承り回路図である。第7図は
第6図に示すMO8集積回路の入力部の入出力特性を示
す図ぐある。 図において、1,21,23.25はpチャネルM 0
Sl”ランジスタ、2.22,24.26はnチャネ
ルMOSトランジスタ、3.17.27は入力端子、4
.18.28は出力端子、5はショットキバリヤダイオ
ード、6,7.8.9.10はnpn l〜ランジスタ
、11,12,13.14゜15.16は抵抗を丞す。 萬1 図 Vt−r。 83図 tr 第2図 ) 入力tJL(V) 第4図 Ok VrdVxg Vcc 入力電反<V) 手続補正書(自発) 20発明の名称 半導体集積回路 3、補正をする者 代表者片山仁へ部 5、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の橢お
よび図面 6、補正の内容 (1) 明細書の特許請求の範囲を別紙のとおり。 (2) 明細書第2頁第10行ないし第2頁第13行の
[特に、混在使用が・・・関するものである。 」を下記の文章に訂正する。 記 特に、バイポーラ論理回路との混在使用が可能な相補型
MO8集積回路を含む半導体集積回路の改良に関するも
のである。 (3) 明細書第3頁第15行および明細書第11頁第
18行のNcc (n+A)Jを「Icc」に訂正する
。 (4) 図面の第2図、第3図および第5図を別紙のと
おり。 以上 2、特許請求の範囲 よりも0.5V〜2.5v大きい値にしたことをの 雪 11Jlし工
である。第2図は第1図に示した0MO8−ICの最小
単位の入出力特性を示す図である。 第3図は第1図の0MO8−1Cと混在使用するL S
T r 1回路を示1回路図である。第4図は第3図
に示したLSTTL回路の入出力特性を表わす図Cある
。第5図は第3図に示したLSTTL回路と混在使用づ
る0MO8−1Cの人出力特性を示1図である。第6図
はMO8集積回路の全体を承り回路図である。第7図は
第6図に示すMO8集積回路の入力部の入出力特性を示
す図ぐある。 図において、1,21,23.25はpチャネルM 0
Sl”ランジスタ、2.22,24.26はnチャネ
ルMOSトランジスタ、3.17.27は入力端子、4
.18.28は出力端子、5はショットキバリヤダイオ
ード、6,7.8.9.10はnpn l〜ランジスタ
、11,12,13.14゜15.16は抵抗を丞す。 萬1 図 Vt−r。 83図 tr 第2図 ) 入力tJL(V) 第4図 Ok VrdVxg Vcc 入力電反<V) 手続補正書(自発) 20発明の名称 半導体集積回路 3、補正をする者 代表者片山仁へ部 5、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の橢お
よび図面 6、補正の内容 (1) 明細書の特許請求の範囲を別紙のとおり。 (2) 明細書第2頁第10行ないし第2頁第13行の
[特に、混在使用が・・・関するものである。 」を下記の文章に訂正する。 記 特に、バイポーラ論理回路との混在使用が可能な相補型
MO8集積回路を含む半導体集積回路の改良に関するも
のである。 (3) 明細書第3頁第15行および明細書第11頁第
18行のNcc (n+A)Jを「Icc」に訂正する
。 (4) 図面の第2図、第3図および第5図を別紙のと
おり。 以上 2、特許請求の範囲 よりも0.5V〜2.5v大きい値にしたことをの 雪 11Jlし工
Claims (3)
- (1) 相補型に接続されたp型MOSトランジスタお
よびn型MOSトランジスタからなる少なくとも1つの
VOS*積回路と、バイポーラ型トランジスタを含む論
理回路とを備え、前記M0S集積回路と前記論理回路と
は共通の一定電圧によって動作し、共通の入力電圧に対
し応答する半導体集積回路であって、 前記p型MOSトランジスタのしきい値電圧と前記0型
MOSトランジスタのしきい値電圧とを異なる値にした
ことを特徴とする、半導体集積回路。 - (2) 前記p型MOSトランジスタのしきい値電圧と
前記n型MOSトランジスタのしきい値電圧との差は、
前記一定電圧の10%ないし50%である、特許請求の
範囲第1項記載の半導体集積口路。 - (3) 前記論理回路はトランジスタ・トランジスタ・
ロジック回路であり、前記一定電圧は4゜5vないし5
.5■であり、前記p型MOSトランジスタのしきい値
電圧と前記n型MOSトランジスタのしきい値電圧との
差はO,5Vないし2゜5vである、特許請求の範囲第
1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58238616A JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58238616A JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60128715A true JPS60128715A (ja) | 1985-07-09 |
Family
ID=17032810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58238616A Pending JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60128715A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6362411A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体回路 |
JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4857676A (ja) * | 1971-11-18 | 1973-08-13 | ||
JPS57203333A (en) * | 1981-06-09 | 1982-12-13 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-12-15 JP JP58238616A patent/JPS60128715A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4857676A (ja) * | 1971-11-18 | 1973-08-13 | ||
JPS57203333A (en) * | 1981-06-09 | 1982-12-13 | Nec Corp | Semiconductor integrated circuit device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6362411A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体回路 |
JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
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