JPS60128715A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60128715A JPS60128715A JP58238616A JP23861683A JPS60128715A JP S60128715 A JPS60128715 A JP S60128715A JP 58238616 A JP58238616 A JP 58238616A JP 23861683 A JP23861683 A JP 23861683A JP S60128715 A JPS60128715 A JP S60128715A
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- threshold voltage
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- channel mos
- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体集積回路に関し、特に、混在使用が可
能な相補型ＭＯ８集積回路とバイポーラ論理回路とを含
む半導体集積回路の改良に関するものである。
能な相補型ＭＯ８集積回路とバイポーラ論理回路とを含
む半導体集積回路の改良に関するものである。
［従来技術］
第１図は従来使用されている相補型ＭＯ８ｍ！積回路（
ＩＸ下、０ＭＯ８−１Ｃ）の最小単位を示す回路図であ
る。
ＩＸ下、０ＭＯ８−１Ｃ）の最小単位を示す回路図であ
る。
まず、第１図に示す従来の０ＭＯ８−１Ｃの構成につい
て説明する。ｐチャネルＭＯ８ｔ−ランジスタ１および
ｎチャネルＭＯＳトランジスタ２の各々のゲートは、接
続されて入力端子３となる。
て説明する。ｐチャネルＭＯ８ｔ−ランジスタ１および
ｎチャネルＭＯＳトランジスタ２の各々のゲートは、接
続されて入力端子３となる。
また、−ｎチャネルＭＯＳトランジスタ１のソースは一
定電圧Ｖｃｃの電源に接続され、ドレインはｎチャネル
ＭＯＳトランジスタ２のドレインに接続されて出力端子
４となり、ｎチャネルＭＯＳトランジスタ２のソースは
接地される。
定電圧Ｖｃｃの電源に接続され、ドレインはｎチャネル
ＭＯＳトランジスタ２のドレインに接続されて出力端子
４となり、ｎチャネルＭＯＳトランジスタ２のソースは
接地される。
第２図は第１図に示す従来の０ＭＯ８−ＩＣの入出力電
圧および貫通電流の特性を示す図である。
圧および貫通電流の特性を示す図である。
次に、第２図を参照して第１図に示す従来の０ＭＯ８・
ＩＣの動作について説明する。第２図において、横軸は
入力端子３に与えられる入力電圧Ｖ＋ （Ｖ）であり、
縦軸は出力端子４における出力電圧Ｖ、（Ｖ）およびｎ
チャネルＭＯＳトランジスタ１とｎチャネルＭＯ８Ｆ−
ランジスタ２との問を流れる貫通電流１ｃｃ（ＩＩＩＡ
）である。第２図中、実線は入力電圧■１の変化に対す
る出力電圧Ｖｏの変化を表わし、破線は入力電圧■１の
変化に対する上述の貫通電流Ｉｃｅの変化を表わす。
ＩＣの動作について説明する。第２図において、横軸は
入力端子３に与えられる入力電圧Ｖ＋ （Ｖ）であり、
縦軸は出力端子４における出力電圧Ｖ、（Ｖ）およびｎ
チャネルＭＯＳトランジスタ１とｎチャネルＭＯ８Ｆ−
ランジスタ２との問を流れる貫通電流１ｃｃ（ＩＩＩＡ
）である。第２図中、実線は入力電圧■１の変化に対す
る出力電圧Ｖｏの変化を表わし、破線は入力電圧■１の
変化に対する上述の貫通電流Ｉｃｅの変化を表わす。
ここで、入力電圧Ｖ＋をＯから次第に増大させると、Ｖ
ＩがｎチャネルＭＯＳトランジスタ２のしきい値電圧Ｖ
ＴＮに到達するまでは、ｎチャネルＭＯＳトランジスタ
１はオン、ｎチャネルＭＯＳトランジスタ２はオフの状
態にあり、出力電圧ＶｏはハイレベルＶｃｃで一定とな
る。次に、ｎチャネルＭＯＳトランジスタ１のしきい値
電圧をｖＴＰとし、入力電圧■１がＶＴＮからＶｃ ｃ
−ＩＶＴＰＩの間にあるときは、ＭＯＳトランジスタ１
および２は双方ともにオンとなり、出力電圧Ｖｏはハイ
レベルからローレベルに変化する。特に、ＭＯＳトラン
ジスタ１および２の双方のオン抵抗値が同じになるとき
には、出力電圧Ｖｏは急激に変化し、このときに貫通電
流１ｃｃが最大となる。このときの入力電圧が回路しき
い値電圧ＶＴＣである。
ＩがｎチャネルＭＯＳトランジスタ２のしきい値電圧Ｖ
ＴＮに到達するまでは、ｎチャネルＭＯＳトランジスタ
１はオン、ｎチャネルＭＯＳトランジスタ２はオフの状
態にあり、出力電圧ＶｏはハイレベルＶｃｃで一定とな
る。次に、ｎチャネルＭＯＳトランジスタ１のしきい値
電圧をｖＴＰとし、入力電圧■１がＶＴＮからＶｃ ｃ
−ＩＶＴＰＩの間にあるときは、ＭＯＳトランジスタ１
および２は双方ともにオンとなり、出力電圧Ｖｏはハイ
レベルからローレベルに変化する。特に、ＭＯＳトラン
ジスタ１および２の双方のオン抵抗値が同じになるとき
には、出力電圧Ｖｏは急激に変化し、このときに貫通電
流１ｃｃが最大となる。このときの入力電圧が回路しき
い値電圧ＶＴＣである。
次に、入力電圧Ｖ１がＶｃｃ ＩＶＴＰＩからＶｃｃの
間にあるときには、ｎチャネルＭＯＳトランジスタ１は
オフ、ｎチャネルＭＯ３Ｉ−ランジ □メタ２はオンと
なり、出力電圧Ｖｏはローレベルで一定となる。通常、
上述の回路しきい値電圧Ｖｒｃが約Ｖｃ ｃ ／ ２に
なるようなオン抵抗値を有するＭＯＳトランジスタ１お
よび２が選択される。
間にあるときには、ｎチャネルＭＯＳトランジスタ１は
オフ、ｎチャネルＭＯ３Ｉ−ランジ □メタ２はオンと
なり、出力電圧Ｖｏはローレベルで一定となる。通常、
上述の回路しきい値電圧Ｖｒｃが約Ｖｃ ｃ ／ ２に
なるようなオン抵抗値を有するＭＯＳトランジスタ１お
よび２が選択される。
上述のように構成された０ＭＯ８・ＩＣは、消費電力が
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために近年広く用いられるようになっており、さら
にシリコンゲートプロセスの確立により、０ＭＯ８・Ｉ
Ｃは高速での動作が可能になっている。そのため、同様
に高速で動作するバイポーラ形トランジスタを含む論理
回路と混在使用する必要が多くなってきた。
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために近年広く用いられるようになっており、さら
にシリコンゲートプロセスの確立により、０ＭＯ８・Ｉ
Ｃは高速での動作が可能になっている。そのため、同様
に高速で動作するバイポーラ形トランジスタを含む論理
回路と混在使用する必要が多くなってきた。
第３図は上述のような０ＭＯ８−ＩＣと混在使用するバ
イポーラ論理回路の一例であるローパワ・ショットキ・
トランジスタ・トランジスタ・ロジック（以Ｔ”、１８
丁−ｒ Ｌ ）のインバータ回路を示１回路図である。
イポーラ論理回路の一例であるローパワ・ショットキ・
トランジスタ・トランジスタ・ロジック（以Ｔ”、１８
丁−ｒ Ｌ ）のインバータ回路を示１回路図である。
第３図に示すインバータ回路は、バイポーラ構造で結合
された口ｐｎ トランジスタ６．７，８．９゜１０と、
抵抗１１，１２，１３，１４，１５．１６と、入力端子
１７と、出力端子１８と、入力端子１７の次段に設けら
れたショットキバリヤダイオード５と、一定電圧Ｖｃｃ
の電源とから構成されている。
された口ｐｎ トランジスタ６．７，８．９゜１０と、
抵抗１１，１２，１３，１４，１５．１６と、入力端子
１７と、出力端子１８と、入力端子１７の次段に設けら
れたショットキバリヤダイオード５と、一定電圧Ｖｃｃ
の電源とから構成されている。
第４図は第３図に示すＬＳＴＴＬ回路の入出力特性を示
す図である。
す図である。
次に、第４図を参照して第３図に示すＬＳＴＴＬ回路の
動作について説明する。第４図において、横軸は入力端
子１７に与えられる入力電圧ｖ１（Ｖ）であり、縦軸は
出力端子１８における出力電圧Ｖｏ ＝ （Ｖ）である
。第２図中、実線は入力電圧■１の変化に対する出力電
圧Ｖｏ −の変化を表わしＣいる。第４図において出力
電圧Ｖｏ −が急激に変化する回路しきい値電圧Ｖｖ、
ｃ−は、抵抗１１を流れる電流が入力端子１７側に流れ
るか、あるいはｎｐｎ トランジスタ６のベースに流れ
るかによって決まり、入力端子１７側に流れた場合には
出力電圧Ｖｏ ＝はハイレベルとなり、逆にｎｐｎトラ
ンジスタ６のベースに流れた場合には出力電圧Ｖｏ −
はローレベルとなる。ここで、ショットキバリヤダイオ
ード５の順方向電圧をＶ ５ Ｎ ｎｐｎトランジスタ
６のベース・エミッタ順方向電圧をＶｇ 、 ｎｐｎ
トランジスタ８のベース・エミッタ順方向電圧をｖ８と
すると、第３図のＬＳＴＴＬ回路の回路しきい値電圧Ｖ
ＴＣ−は、 Ｖ、ｃ ＝ ＝ Ｖｓ ＋Ｖｓ ＋Ｖａによって表わさ
れる。ＬＳＴＴＬの電源電圧Ｖｃ。は通常５Ｖであり、
この場合、■、は通常００４ｖとなり、ｖ６およびＶｓ
はそれぞれ０．７Ｖとなる。したがって通常の回路しき
い値電圧ＶＴ。−は、１．０Ｖとなる。通常、ＬＳＴＴ
Ｌの入力電圧のハイレベルＶ’ｌＨは２．０Ｖ以上、ロ
ーレベルＶＩＬは０．８Ｖ以下と規格化されている。
動作について説明する。第４図において、横軸は入力端
子１７に与えられる入力電圧ｖ１（Ｖ）であり、縦軸は
出力端子１８における出力電圧Ｖｏ ＝ （Ｖ）である
。第２図中、実線は入力電圧■１の変化に対する出力電
圧Ｖｏ −の変化を表わしＣいる。第４図において出力
電圧Ｖｏ −が急激に変化する回路しきい値電圧Ｖｖ、
ｃ−は、抵抗１１を流れる電流が入力端子１７側に流れ
るか、あるいはｎｐｎ トランジスタ６のベースに流れ
るかによって決まり、入力端子１７側に流れた場合には
出力電圧Ｖｏ ＝はハイレベルとなり、逆にｎｐｎトラ
ンジスタ６のベースに流れた場合には出力電圧Ｖｏ −
はローレベルとなる。ここで、ショットキバリヤダイオ
ード５の順方向電圧をＶ ５ Ｎ ｎｐｎトランジスタ
６のベース・エミッタ順方向電圧をＶｇ 、 ｎｐｎ
トランジスタ８のベース・エミッタ順方向電圧をｖ８と
すると、第３図のＬＳＴＴＬ回路の回路しきい値電圧Ｖ
ＴＣ−は、 Ｖ、ｃ ＝ ＝ Ｖｓ ＋Ｖｓ ＋Ｖａによって表わさ
れる。ＬＳＴＴＬの電源電圧Ｖｃ。は通常５Ｖであり、
この場合、■、は通常００４ｖとなり、ｖ６およびＶｓ
はそれぞれ０．７Ｖとなる。したがって通常の回路しき
い値電圧ＶＴ。−は、１．０Ｖとなる。通常、ＬＳＴＴ
Ｌの入力電圧のハイレベルＶ’ｌＨは２．０Ｖ以上、ロ
ーレベルＶＩＬは０．８Ｖ以下と規格化されている。
ところで、前述のように０ＭＯ８−１Ｃとバイポーラ論
理回路とが混在して使用される場合、０ＭＯ８−１Ｃも
バイポーラ論理回路のハイレベルｖ１１．またはローレ
ベルＶＩＬの入力レベルで動作可能でなければならない
。前述の第３図のＬＳＴＴＬ回路の場合、入力電圧のハ
イレベルｖＩＭは２■であり、ローレベルＶＩＬはＯ，
８Ｖであるので、入力電圧Ｖ＋が０．８ｖから２ｖの間
の領域に０ＭＯ８−ＩＣの回路しきい値電圧Ｖ、。
理回路とが混在して使用される場合、０ＭＯ８−１Ｃも
バイポーラ論理回路のハイレベルｖ１１．またはローレ
ベルＶＩＬの入力レベルで動作可能でなければならない
。前述の第３図のＬＳＴＴＬ回路の場合、入力電圧のハ
イレベルｖＩＭは２■であり、ローレベルＶＩＬはＯ，
８Ｖであるので、入力電圧Ｖ＋が０．８ｖから２ｖの間
の領域に０ＭＯ８−ＩＣの回路しきい値電圧Ｖ、。
を設定する必要がある。
前述のように、０ＭＯ８・ＩＣにおいては、通常ｎチャ
ネルＭＯＳトランジスタとｎチャネルＭＯＳトランジス
タとのバランスをとって回路しきい値電圧ＶＴＣを電源
電圧Ｖｃｃの１／２に設定するが、上述のようにＬＳＴ
ＴＬ回路と混在使用する場合には回路しきい値電圧Ｖｉ
ｃが０．８ないし２．０■の間になるように、ｎチャネ
ルＭＯＳトランジスタ２のオン抵抗値を小さくして設定
する。
ネルＭＯＳトランジスタとｎチャネルＭＯＳトランジス
タとのバランスをとって回路しきい値電圧ＶＴＣを電源
電圧Ｖｃｃの１／２に設定するが、上述のようにＬＳＴ
ＴＬ回路と混在使用する場合には回路しきい値電圧Ｖｉ
ｃが０．８ないし２．０■の間になるように、ｎチャネ
ルＭＯＳトランジスタ２のオン抵抗値を小さくして設定
する。
第５図は、上述の方法によって回路しきい値電圧ＶＴＣ
を０．８Ｖないし２．０ｖの間に設定した場合の第１図
に示す０ＭＯ８−ＩＣの入出力電圧および真通電流の特
性を示す図である。第５図において、Ａ点は貫通電流が
流れ始める入力電圧を示し、これはｎチャネルＭＯＳト
ランジスタ２のしきい値電圧ＶＴＮである。また、８点
は貫通電流が流れ始めるもう一方の点で、ｐチャネル間
０Ｓトランジスタ１のしきい値電圧ＶＴＰによって決定
される。通常、電源電圧Ｖｃｃが５■のときに、これら
のしきい値電圧は約０．５に調整される。上述のように
、０ＭＯ８−１Ｃを構成するＭＯＳ）−ランジスタのオ
ン抵抗値を調整することによって０ＭＯ８−１Ｃの回路
しきい電圧を混在使用するＬＳＴＴＬ等のバイポーラ論
理回路の回路しきい＊を圧に合わせることが可能である
。
を０．８Ｖないし２．０ｖの間に設定した場合の第１図
に示す０ＭＯ８−ＩＣの入出力電圧および真通電流の特
性を示す図である。第５図において、Ａ点は貫通電流が
流れ始める入力電圧を示し、これはｎチャネルＭＯＳト
ランジスタ２のしきい値電圧ＶＴＮである。また、８点
は貫通電流が流れ始めるもう一方の点で、ｐチャネル間
０Ｓトランジスタ１のしきい値電圧ＶＴＰによって決定
される。通常、電源電圧Ｖｃｃが５■のときに、これら
のしきい値電圧は約０．５に調整される。上述のように
、０ＭＯ８−１Ｃを構成するＭＯＳ）−ランジスタのオ
ン抵抗値を調整することによって０ＭＯ８−１Ｃの回路
しきい電圧を混在使用するＬＳＴＴＬ等のバイポーラ論
理回路の回路しきい＊を圧に合わせることが可能である
。
しかしながら、第５図に示す０ＭＯ８： ｘ ｃの入出
力特性において、第４図に示すローレベルの入力電圧Ｖ
ＩＬまたはハイレベルの入力電圧Ｖ＋Ｈを印加した場合
を考えると、確かに回路しきい値電圧ＶｔｃはＶＩＬと
ＶＩＨとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れることがわかる。すなわち、第５図に
おいてＸ点は、ローレベルの入力電圧ＶＩＬを印加した
ときの貫通電流で、Ｙ点は、ハイレベルの入力電圧Ｖ１
Ｈを印加したときの負通電流である。０ＭＯ８・ＩＣは
高速動作をさせるためにｎチャネルＭＯＳトランジスタ
および０チャネルＭＯＳトランジスタのオン抵抗値は小
さくなければならず、そのために特に上述のＹ点での貫
通電流は数１０ｇ１Ａにも達し、ｃＭｏｓ−ｉｃの利点
である低消費電力を実現することができないという欠点
があった。
力特性において、第４図に示すローレベルの入力電圧Ｖ
ＩＬまたはハイレベルの入力電圧Ｖ＋Ｈを印加した場合
を考えると、確かに回路しきい値電圧ＶｔｃはＶＩＬと
ＶＩＨとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れることがわかる。すなわち、第５図に
おいてＸ点は、ローレベルの入力電圧ＶＩＬを印加した
ときの貫通電流で、Ｙ点は、ハイレベルの入力電圧Ｖ１
Ｈを印加したときの負通電流である。０ＭＯ８・ＩＣは
高速動作をさせるためにｎチャネルＭＯＳトランジスタ
および０チャネルＭＯＳトランジスタのオン抵抗値は小
さくなければならず、そのために特に上述のＹ点での貫
通電流は数１０ｇ１Ａにも達し、ｃＭｏｓ−ｉｃの利点
である低消費電力を実現することができないという欠点
があった。
また、上述のようにｐチャネル間０Ｓトランジスタとｎ
チャネルＭＯＳ ｌ−ランジスタとのオン抵抗値の差を
設けると回路のバ喪ンスが悪くなり、回路構成が困難に
なるという欠点もあった。
チャネルＭＯＳ ｌ−ランジスタとのオン抵抗値の差を
設けると回路のバ喪ンスが悪くなり、回路構成が困難に
なるという欠点もあった。
［発明の概！！］
それゆえに、この発明の目的は、ＭＯＳ集積回路の入力
部を構成する０ＭＯ８・ＩＣのｎチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタの各々のし
きい値電圧間に差を設け、これらのしきい値電圧を、０
ＭＯ８・ＩＣを構成する他のＭＯ８ｔ−ランジスタのし
きい値電圧よりも高く設定することにより、０ＭＯ８・
ＩＣとバイポーラ論理回路とが混在して使用されるとき
に、バイポーラ論理回路のハイおよびローの規格化され
た入力レベルで十分に動作することができ、かつ低消費
電力および動作の高速性を維持する０ＭＯ８・ＩＣ回路
を含む半導体集積回路を提供することである。
部を構成する０ＭＯ８・ＩＣのｎチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタの各々のし
きい値電圧間に差を設け、これらのしきい値電圧を、０
ＭＯ８・ＩＣを構成する他のＭＯ８ｔ−ランジスタのし
きい値電圧よりも高く設定することにより、０ＭＯ８・
ＩＣとバイポーラ論理回路とが混在して使用されるとき
に、バイポーラ論理回路のハイおよびローの規格化され
た入力レベルで十分に動作することができ、かつ低消費
電力および動作の高速性を維持する０ＭＯ８・ＩＣ回路
を含む半導体集積回路を提供することである。
［発明の実１Ｍ−１
第６図は従来のＭＯ８集積回路を最小単位の０ＭＯ８−
１Ｃからなる入力部１９とそれ以外の回路ブロック２０
とに分離して示す回路図である。
１Ｃからなる入力部１９とそれ以外の回路ブロック２０
とに分離して示す回路図である。
入力部１９は、第１図と同じく相補的に結合された１対
のｎチャネルＭＯＳトランジスタ２１とｎチャネルＭＯ
Ｓトランジスタ２２とから構成され、入力部以外の回路
ブロック２０は、第１図に示す０ＭＯ８−ＩＣの最小単
位を数段直列に接続したものである。
のｎチャネルＭＯＳトランジスタ２１とｎチャネルＭＯ
Ｓトランジスタ２２とから構成され、入力部以外の回路
ブロック２０は、第１図に示す０ＭＯ８−ＩＣの最小単
位を数段直列に接続したものである。
第７図ｔよ第６図に示す入力部１９の入出力特性を示す
図である。
図である。
次に、第７図を参照して第６図に示す入力部１９の動作
について説明り゛る。第７図において、横軸は入力端子
２７に与えられる入力電圧Ｖ＋ （Ｖ）であり、縦軸は
入力回路１９の出力電圧ＶＯおよびｐチャネルＭ ＯＳ
’ｌ−ランジスタ２１とｎチャネルＭＯ８Ｉ・ランジ
スタ２２との問を流れる貫通電流１゜Ｃ（ｌＩ＋Ａ）で
ある。ここで、４７図中、実線は入力電圧ｖ１の変化に
対する出力電圧Ｖｏの変化を表わし、破線は入力電圧Ｖ
＋の変化に対する上述の貫通電流１ｃｃの変化を表わす
。
について説明り゛る。第７図において、横軸は入力端子
２７に与えられる入力電圧Ｖ＋ （Ｖ）であり、縦軸は
入力回路１９の出力電圧ＶＯおよびｐチャネルＭ ＯＳ
’ｌ−ランジスタ２１とｎチャネルＭＯ８Ｉ・ランジ
スタ２２との問を流れる貫通電流１゜Ｃ（ｌＩ＋Ａ）で
ある。ここで、４７図中、実線は入力電圧ｖ１の変化に
対する出力電圧Ｖｏの変化を表わし、破線は入力電圧Ｖ
＋の変化に対する上述の貫通電流１ｃｃの変化を表わす
。
入力部１９以外の部分に含まれる０ＭＯ８・ＩＣを構成
するｐチャネルＭＯＳトランジスタおよび０チ１？ネル
ＭＯＳトランジスタのしきい値電圧は第１図に示した従
来の０ＭＯ８・ＩＣと同様に約０．５■に設定され、第
２図に示すような通常の入出力特性に設定する。とれは
ｐチャネルＭ ０ＳトランジスタおよびｎチャネルＭＯ
Ｓトランジスタの動作の高速性を維持するためである。
するｐチャネルＭＯＳトランジスタおよび０チ１？ネル
ＭＯＳトランジスタのしきい値電圧は第１図に示した従
来の０ＭＯ８・ＩＣと同様に約０．５■に設定され、第
２図に示すような通常の入出力特性に設定する。とれは
ｐチャネルＭ ０ＳトランジスタおよびｎチャネルＭＯ
Ｓトランジスタの動作の高速性を維持するためである。
第５図における貫通電流が流れ始める点へは、ｎチャネ
ルＭＯＳトランジスタ２２のしきい値電圧であり、従来
は約０．５Ｖであった。この場合、ローレベルの入力電
圧０．８Ｖとの差は約０．３■であり、Ｘ点にお（プる
貫通電流は少なく無視できる程度なのでｎチャネルＭＯ
８ｌ−ランジスタ２２のしきい値電圧は従来通りのまま
とする。
ルＭＯＳトランジスタ２２のしきい値電圧であり、従来
は約０．５Ｖであった。この場合、ローレベルの入力電
圧０．８Ｖとの差は約０．３■であり、Ｘ点にお（プる
貫通電流は少なく無視できる程度なのでｎチャネルＭＯ
８ｌ−ランジスタ２２のしきい値電圧は従来通りのまま
とする。
次に、第５図における貫通電流が流れ始めるもう一方の
点Ｂは、ｐチャネル間０Ｓトランジスタ２１のしきい値
電圧によって決定され、これを従来のＭ０Ｓトランジス
タのしきい値電圧的０．５■に対し少しでも大きく設定
すると、Ｂ点はｖ１Ｈ近づき、Ｙ点で示す貫通電流は著
しく減少する。
点Ｂは、ｐチャネル間０Ｓトランジスタ２１のしきい値
電圧によって決定され、これを従来のＭ０Ｓトランジス
タのしきい値電圧的０．５■に対し少しでも大きく設定
すると、Ｂ点はｖ１Ｈ近づき、Ｙ点で示す貫通電流は著
しく減少する。
たとえば、第７図はｎチャネルＭＯＳトランジスタ２１
のしきい値電圧を３■に設定した場合を示しており、第
５図にお番・）るＢ点がＶ＋ Ｈ＝２Ｖまで移動し、ハ
イレベルの入力電圧Ｖｌ）ｌに対するＹ点における貫通
電流が消滅している。すなわち、ｎチャネルＭＯ３ｔ−
ランジスタ２２のしきい値電圧とｎチャネルＭＯＳトラ
ンジスタ２１のしきい値電圧との間に差を設けることに
よって貫通電流を減少させることができる。
のしきい値電圧を３■に設定した場合を示しており、第
５図にお番・）るＢ点がＶ＋ Ｈ＝２Ｖまで移動し、ハ
イレベルの入力電圧Ｖｌ）ｌに対するＹ点における貫通
電流が消滅している。すなわち、ｎチャネルＭＯ３ｔ−
ランジスタ２２のしきい値電圧とｎチャネルＭＯＳトラ
ンジスタ２１のしきい値電圧との間に差を設けることに
よって貫通電流を減少させることができる。
但し、ｐチャネルＭＯ８トランジスタ２１のしきい値を
上述のように３ｖまで大きくすると、トランジスタのオ
ン時の電流が小さくなり過ぎてスイッチングの速度が遅
くなるという傾向が出“Ｃくるので必ずしもそこまで大
きくする必要はない。
上述のように３ｖまで大きくすると、トランジスタのオ
ン時の電流が小さくなり過ぎてスイッチングの速度が遅
くなるという傾向が出“Ｃくるので必ずしもそこまで大
きくする必要はない。
貫通電流１ｃｃは、入力電圧−しきい値電圧の二乗の関
数であるため、しきい値電圧を少し大きくするだけで貫
通電流１ｃｃは大きく減少するので、ｎチャネルＭＯＳ
トランジスタ２１のしきい値が回路ブロック２Ｏにおけ
る他のｎチャネルＭＯＳトランジスタ２３ないし２５お
よび「１チャネルＭＯ８１〜ランジスタ２２のしきい値
よりも少しでも大きければ貫通電流を減少させることが
できる。
数であるため、しきい値電圧を少し大きくするだけで貫
通電流１ｃｃは大きく減少するので、ｎチャネルＭＯＳ
トランジスタ２１のしきい値が回路ブロック２Ｏにおけ
る他のｎチャネルＭＯＳトランジスタ２３ないし２５お
よび「１チャネルＭＯ８１〜ランジスタ２２のしきい値
よりも少しでも大きければ貫通電流を減少させることが
できる。
特に、第６図に示す０ＭＯ８−ＩＣと第３図に示すＬ
Ｓ Ｔ Ｔ Ｌとを同時に混在使用する場合について考
えると、スイッチング３１度が必要なときにはｐチャネ
ル間０Ｓトランジスタ２１のしきい値電圧を１ｖ１すな
わち１１チャネルＭＯ８ｌ−ランジスタ２２のしきい値
電圧との差を０．５Ｖに設定する。このようにｐチャネ
ルＭ ＯＳ ｌ−ランジスタのしきい値電圧を１ｖにし
たときのＶ＋ Ｈ−２Ｖ印加時における貫通電流は、し
きいｍｍ圧が０１５ｖのときに比較し、（（Ｖｃｃ−２
）−ｊ） ２／ （（Ｖｃｃ−２＞−０，５） ２′ｃ
あり、ここぐＶｃｃ−５Ｖの場合は６４（％）である。
Ｓ Ｔ Ｔ Ｌとを同時に混在使用する場合について考
えると、スイッチング３１度が必要なときにはｐチャネ
ル間０Ｓトランジスタ２１のしきい値電圧を１ｖ１すな
わち１１チャネルＭＯ８ｌ−ランジスタ２２のしきい値
電圧との差を０．５Ｖに設定する。このようにｐチャネ
ルＭ ＯＳ ｌ−ランジスタのしきい値電圧を１ｖにし
たときのＶ＋ Ｈ−２Ｖ印加時における貫通電流は、し
きいｍｍ圧が０１５ｖのときに比較し、（（Ｖｃｃ−２
）−ｊ） ２／ （（Ｖｃｃ−２＞−０，５） ２′ｃ
あり、ここぐＶｃｃ−５Ｖの場合は６４（％）である。
すなわち、ｐチャネルＭＯ８）−ランジスタ２１のしき
い値電圧と１１チャネルＭ０Ｓトランジスタ２２のしき
い値電圧との間のＯ，５Ｖの差によって貫通電流を３６
％減少させることができる。
い値電圧と１１チャネルＭ０Ｓトランジスタ２２のしき
い値電圧との間のＯ，５Ｖの差によって貫通電流を３６
％減少させることができる。
さらに、スイッチング速痕が必要でないときにはｎチャ
ネルＭＯＳトランジスタ２１のしきい値電圧を第７図に
示すように３■、′すなわちｎチャネルＭＯＳトランジ
スタ２２とのしきい値電圧の差を２．５ｖに設定すると
、ＶＩＨ−２Ｖ印加時には真通電流は全く流れなくなる
。
ネルＭＯＳトランジスタ２１のしきい値電圧を第７図に
示すように３■、′すなわちｎチャネルＭＯＳトランジ
スタ２２とのしきい値電圧の差を２．５ｖに設定すると
、ＶＩＨ−２Ｖ印加時には真通電流は全く流れなくなる
。
以上のように、０ＭＯ８−１Ｃを構成するＭＯＳトラン
ジスタのオン抵抗値を調整して回路しきい値電圧ＶＴＣ
をＶｃ Ｃ／２よりも低く設定し、かつｐチャネル間０
Ｓトランジスタおよび０チャネルＭ０Ｓトランジスタの
各々のしきい値電圧間に０．５ｖないし２．５ｖの差を
設けることにより、第７１＠ｌにおけるＶＩＨの印加時
に流れる貫通電流は減少し、０ＭＯ８・ＩＣの電力消費
が少なくなる。すなわち、第６図において入力にＶＩＭ
およびＶＩＬを印加したときに第７図における出力電圧
Ｖｏ−は十分電源電圧Ｖｃｃまたはアース電位に近づい
ており、入力回路以外の内部回路ブロック２０における
貫通電流は過渡期にしか流れず、第６図は直流的にはほ
とんど電りを消費しない。
ジスタのオン抵抗値を調整して回路しきい値電圧ＶＴＣ
をＶｃ Ｃ／２よりも低く設定し、かつｐチャネル間０
Ｓトランジスタおよび０チャネルＭ０Ｓトランジスタの
各々のしきい値電圧間に０．５ｖないし２．５ｖの差を
設けることにより、第７１＠ｌにおけるＶＩＨの印加時
に流れる貫通電流は減少し、０ＭＯ８・ＩＣの電力消費
が少なくなる。すなわち、第６図において入力にＶＩＭ
およびＶＩＬを印加したときに第７図における出力電圧
Ｖｏ−は十分電源電圧Ｖｃｃまたはアース電位に近づい
ており、入力回路以外の内部回路ブロック２０における
貫通電流は過渡期にしか流れず、第６図は直流的にはほ
とんど電りを消費しない。
なお、バイポーラ論理回路との混在使用を考囃して、第
７図にお・いては回路しきい値電圧Ｖｒｃをアース電位
に近づける場合を説明したが、入力部１９のｎチャネル
ＭＯＳトランジスタ２２のしきい値電圧をｐチャネルＭ
Ｏ８）−ランジスタ２１のしきい値電圧よりも大きく設
定すると、回路しきい値電圧ｖＴｃを電源電圧■。、に
接近させることも可能である。
７図にお・いては回路しきい値電圧Ｖｒｃをアース電位
に近づける場合を説明したが、入力部１９のｎチャネル
ＭＯＳトランジスタ２２のしきい値電圧をｐチャネルＭ
Ｏ８）−ランジスタ２１のしきい値電圧よりも大きく設
定すると、回路しきい値電圧ｖＴｃを電源電圧■。、に
接近させることも可能である。
なお、上述の実施例は０ＭＯ８−ＩＣ回路について説明
したが、バイポーラトランジスタとＭＯＳトランジスタ
とが混在するパイシーモス回路においても同様の効果を
得ることができる。
したが、バイポーラトランジスタとＭＯＳトランジスタ
とが混在するパイシーモス回路においても同様の効果を
得ることができる。
［発明の効果〕
以上のように、この発明によれば、入力部を構成するｐ
チャネル間０ＳトランジスタおよびｎチャネルＭＯ８）
−ランジスタのしぎい値電圧を異なる値にすることによ
り、０ＭＯ８・ＩＣとバイポーラ論理回路との混在使用
時の消費電力を減少させた半導体ＩＩＩ積回路を得るこ
とができる。
チャネル間０ＳトランジスタおよびｎチャネルＭＯ８）
−ランジスタのしぎい値電圧を異なる値にすることによ
り、０ＭＯ８・ＩＣとバイポーラ論理回路との混在使用
時の消費電力を減少させた半導体ＩＩＩ積回路を得るこ
とができる。
第１図は従来の０ＭＯ８・ＩＣの最小単位を示す回路図
である。第２図は第１図に示した０ＭＯ８−ＩＣの最小
単位の入出力特性を示す図である。 第３図は第１図の０ＭＯ８−１Ｃと混在使用するＬ Ｓ
Ｔ ｒ １回路を示１回路図である。第４図は第３図
に示したＬＳＴＴＬ回路の入出力特性を表わす図Ｃある
。第５図は第３図に示したＬＳＴＴＬ回路と混在使用づ
る０ＭＯ８−１Ｃの人出力特性を示１図である。第６図
はＭＯ８集積回路の全体を承り回路図である。第７図は
第６図に示すＭＯ８集積回路の入力部の入出力特性を示
す図ぐある。 図において、１，２１，２３．２５はｐチャネルＭ ０
Ｓｌ”ランジスタ、２．２２，２４．２６はｎチャネ
ルＭＯＳトランジスタ、３．１７．２７は入力端子、４
．１８．２８は出力端子、５はショットキバリヤダイオ
ード、６，７．８．９．１０はｎｐｎ ｌ〜ランジスタ
、１１，１２，１３．１４゜１５．１６は抵抗を丞す。 萬１ 図 Ｖｔ−ｒ。 ８３図 ｔｒ 第２図 ） 入力ｔＪＬ（Ｖ） 第４図 Ｏｋ ＶｒｄＶｘｇ Ｖｃｃ 入力電反＜Ｖ） 手続補正書（自発） ２０発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の橢お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり。 （２） 明細書第２頁第１０行ないし第２頁第１３行の
［特に、混在使用が・・・関するものである。 」を下記の文章に訂正する。 記 特に、バイポーラ論理回路との混在使用が可能な相補型
ＭＯ８集積回路を含む半導体集積回路の改良に関するも
のである。 （３） 明細書第３頁第１５行および明細書第１１頁第
１８行のＮｃｃ （ｎ＋Ａ）Ｊを「Ｉｃｃ」に訂正する
。 （４） 図面の第２図、第３図および第５図を別紙のと
おり。 以上 ２、特許請求の範囲 よりも０．５Ｖ〜２．５ｖ大きい値にしたことをの 雪 １１Ｊｌし工
である。第２図は第１図に示した０ＭＯ８−ＩＣの最小
単位の入出力特性を示す図である。 第３図は第１図の０ＭＯ８−１Ｃと混在使用するＬ Ｓ
Ｔ ｒ １回路を示１回路図である。第４図は第３図
に示したＬＳＴＴＬ回路の入出力特性を表わす図Ｃある
。第５図は第３図に示したＬＳＴＴＬ回路と混在使用づ
る０ＭＯ８−１Ｃの人出力特性を示１図である。第６図
はＭＯ８集積回路の全体を承り回路図である。第７図は
第６図に示すＭＯ８集積回路の入力部の入出力特性を示
す図ぐある。 図において、１，２１，２３．２５はｐチャネルＭ ０
Ｓｌ”ランジスタ、２．２２，２４．２６はｎチャネ
ルＭＯＳトランジスタ、３．１７．２７は入力端子、４
．１８．２８は出力端子、５はショットキバリヤダイオ
ード、６，７．８．９．１０はｎｐｎ ｌ〜ランジスタ
、１１，１２，１３．１４゜１５．１６は抵抗を丞す。 萬１ 図 Ｖｔ−ｒ。 ８３図 ｔｒ 第２図 ） 入力ｔＪＬ（Ｖ） 第４図 Ｏｋ ＶｒｄＶｘｇ Ｖｃｃ 入力電反＜Ｖ） 手続補正書（自発） ２０発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の橢お
よび図面 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり。 （２） 明細書第２頁第１０行ないし第２頁第１３行の
［特に、混在使用が・・・関するものである。 」を下記の文章に訂正する。 記 特に、バイポーラ論理回路との混在使用が可能な相補型
ＭＯ８集積回路を含む半導体集積回路の改良に関するも
のである。 （３） 明細書第３頁第１５行および明細書第１１頁第
１８行のＮｃｃ （ｎ＋Ａ）Ｊを「Ｉｃｃ」に訂正する
。 （４） 図面の第２図、第３図および第５図を別紙のと
おり。 以上 ２、特許請求の範囲 よりも０．５Ｖ〜２．５ｖ大きい値にしたことをの 雪 １１Ｊｌし工
Claims (3)
- （１） 相補型に接続されたｐ型ＭＯＳトランジスタお
よびｎ型ＭＯＳトランジスタからなる少なくとも１つの
ＶＯＳ＊積回路と、バイポーラ型トランジスタを含む論
理回路とを備え、前記Ｍ０Ｓ集積回路と前記論理回路と
は共通の一定電圧によって動作し、共通の入力電圧に対
し応答する半導体集積回路であって、 前記ｐ型ＭＯＳトランジスタのしきい値電圧と前記０型
ＭＯＳトランジスタのしきい値電圧とを異なる値にした
ことを特徴とする、半導体集積回路。 - （２） 前記ｐ型ＭＯＳトランジスタのしきい値電圧と
前記ｎ型ＭＯＳトランジスタのしきい値電圧との差は、
前記一定電圧の１０％ないし５０％である、特許請求の
範囲第１項記載の半導体集積口路。 - （３） 前記論理回路はトランジスタ・トランジスタ・
ロジック回路であり、前記一定電圧は４゜５ｖないし５
．５■であり、前記ｐ型ＭＯＳトランジスタのしきい値
電圧と前記ｎ型ＭＯＳトランジスタのしきい値電圧との
差はＯ，５Ｖないし２゜５ｖである、特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238616A JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238616A JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128715A true JPS60128715A (ja) | 1985-07-09 |
Family
ID=17032810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238616A Pending JPS60128715A (ja) | 1983-12-15 | 1983-12-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362411A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体回路 |
| JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857676A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS57203333A (en) * | 1981-06-09 | 1982-12-13 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-12-15 JP JP58238616A patent/JPS60128715A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857676A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS57203333A (en) * | 1981-06-09 | 1982-12-13 | Nec Corp | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362411A (ja) * | 1986-09-02 | 1988-03-18 | Nec Corp | 半導体回路 |
| JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
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