JPS6012808A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPS6012808A JPS6012808A JP11831683A JP11831683A JPS6012808A JP S6012808 A JPS6012808 A JP S6012808A JP 11831683 A JP11831683 A JP 11831683A JP 11831683 A JP11831683 A JP 11831683A JP S6012808 A JPS6012808 A JP S6012808A
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- Japan
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- circuit
- offset
- voltage
- resistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、演算増幅回路に関するもので、例えば、オ
フセット調整回路を含むものに有効な技術に関するもの
である。
フセット調整回路を含むものに有効な技術に関するもの
である。
演算増幅におけるオフセット調整回路として、第１図に
示すような回路が考えられる。この回路は、演算増幅回
路を構成する差動トランジスタＱ３、Ｑ４のコレクタに
設けへれた複数の直列抵抗からなる抵抗回路と、各抵抗
素子に並列に設けられたツェナーダイオードとにより構
成される。そして、半導体ウェハ上に上記オフセット調
整回路を含む演算増幅回路が完成されたときのブロービ
ング工程において、その測定結果に従つてプローブから
破壊電流を供給して、上記ツェナーダイオードを選択的
に破壊する。
示すような回路が考えられる。この回路は、演算増幅回
路を構成する差動トランジスタＱ３、Ｑ４のコレクタに
設けへれた複数の直列抵抗からなる抵抗回路と、各抵抗
素子に並列に設けられたツェナーダイオードとにより構
成される。そして、半導体ウェハ上に上記オフセット調
整回路を含む演算増幅回路が完成されたときのブロービ
ング工程において、その測定結果に従つてプローブから
破壊電流を供給して、上記ツェナーダイオードを選択的
に破壊する。
このようなオフセット調整方法では、次のような問題の
生じることが本願発明者の研究によって明らかにされた
。すなわち、上記オフセットｍ整が行われた半導体集積
回路がその後のベレット分割や、ベレント付は等の組立
工程を経て完成品とされるまでの間に、特性が変化して
しまうという問題が生じる。例えば、ペレット付けにお
いて半導体基板に不所望の機械的ストレスが与えられる
ことによって生じるピエゾ（圧電）効果、あるいは熱処
理等によって素子特性の変化が生じるからである。
生じることが本願発明者の研究によって明らかにされた
。すなわち、上記オフセットｍ整が行われた半導体集積
回路がその後のベレット分割や、ベレント付は等の組立
工程を経て完成品とされるまでの間に、特性が変化して
しまうという問題が生じる。例えば、ペレット付けにお
いて半導体基板に不所望の機械的ストレスが与えられる
ことによって生じるピエゾ（圧電）効果、あるいは熱処
理等によって素子特性の変化が生じるからである。
この発明の目的は、高精度のオフセット調整を実現した
演算増幅回路を提供することにある。
演算増幅回路を提供することにある。
この発明の他の目的は、製品歩留りの向上を図った演算
増幅回路を提供することにある。
増幅回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、オフセット調整のためのプログラム端子を外
部端子とし、全工程を経て完成品とされた後にその測定
とオフセット調整を実施できるようにするものである。
部端子とし、全工程を経て完成品とされた後にその測定
とオフセット調整を実施できるようにするものである。
〔実施例１〕
第２図には、この発明に係る演算増幅回路の入力段回路
の一実施例の回路図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技１・ｈによってシリ
コンのような半導体基板上において形成される。
の一実施例の回路図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技１・ｈによってシリ
コンのような半導体基板上において形成される。
この実施例では、差動トランジスタＱ３のコレクタに負
荷抵抗ＲＬ １’ に対して直列形態に接続されたオフ
セント調整用の抵抗Ｒ１，１１乃至ＲＬｌｎを設ける。
荷抵抗ＲＬ １’ に対して直列形態に接続されたオフ
セント調整用の抵抗Ｒ１，１１乃至ＲＬｌｎを設ける。
上記直列抵抗回路１には、特に制限されないが、そのベ
ースに定電圧Ｖｒが印加されたトランジスタＱｌのエミ
ッタ電圧が供給されている。このトランジスタＱ１のコ
レクタは、正の電源電圧中Ｖが供給される。上記各抵抗
ＲＬＩｌないしＲＬＩ”の各接続点には、その合成抵抗
値を設定する調整回路２を構成するトランジスタＱｌｌ
乃至Ｑｌｎのエミッタが接続される。これらのトランジ
スタＱｌｌ乃至Ｑ １ ｎのコレクタには共通に上記電
源電圧＋■が供給される。そして、上記各トランジスタ
Ｑｌｌ乃至Ｑｌｎのベースには、特に制限されないが、
ヒユーズ手段としてのポリシリコン抵抗ＲＦＩＩ乃至Ｒ
Ｆ１ｎを介して上記定電圧Ｖｒが印加される。上記ポリ
シリコン抵抗ＲＦＩＩ乃至ＲＦ１ｎとトランジスタＱｌ
ｌ乃至Ｑｌｎとの接続点には、上記ポリシリコン抵抗Ｒ
ＦＩＩ乃至ＲＦ１ｎを選択的に溶断させるための溶断電
流を流す端子が設けられる。これらの端子Ｐ２〜Ｐ４と
、上記定電圧Ｖｒが供給される端子Ｐ１とは、全工程を
経て完成品とされた時点でのオフセット調整を行うため
、共に外部端子に導かれている。特に制限されないが、
上記抵抗回路１及び調整回路２と同様な回路とその外部
端子Ｐ５〜Ｐ８とが他方の差動トランジスタＱ４のコレ
クタにも設けられる。
ースに定電圧Ｖｒが印加されたトランジスタＱｌのエミ
ッタ電圧が供給されている。このトランジスタＱ１のコ
レクタは、正の電源電圧中Ｖが供給される。上記各抵抗
ＲＬＩｌないしＲＬＩ”の各接続点には、その合成抵抗
値を設定する調整回路２を構成するトランジスタＱｌｌ
乃至Ｑｌｎのエミッタが接続される。これらのトランジ
スタＱｌｌ乃至Ｑ １ ｎのコレクタには共通に上記電
源電圧＋■が供給される。そして、上記各トランジスタ
Ｑｌｌ乃至Ｑｌｎのベースには、特に制限されないが、
ヒユーズ手段としてのポリシリコン抵抗ＲＦＩＩ乃至Ｒ
Ｆ１ｎを介して上記定電圧Ｖｒが印加される。上記ポリ
シリコン抵抗ＲＦＩＩ乃至ＲＦ１ｎとトランジスタＱｌ
ｌ乃至Ｑｌｎとの接続点には、上記ポリシリコン抵抗Ｒ
ＦＩＩ乃至ＲＦ１ｎを選択的に溶断させるための溶断電
流を流す端子が設けられる。これらの端子Ｐ２〜Ｐ４と
、上記定電圧Ｖｒが供給される端子Ｐ１とは、全工程を
経て完成品とされた時点でのオフセット調整を行うため
、共に外部端子に導かれている。特に制限されないが、
上記抵抗回路１及び調整回路２と同様な回路とその外部
端子Ｐ５〜Ｐ８とが他方の差動トランジスタＱ４のコレ
クタにも設けられる。
また、上記差動トランジスタＱ３．Ｑ４の共通エミッタ
には、定電流源Ｉが設けられる。そして、上記差動トラ
ンジスタＱ３．Ｑ４のコレクタ出力ＶｏｕｔＬ Ｖｏｕ
ｔ２は、図示しない出力段回路に供給される。
には、定電流源Ｉが設けられる。そして、上記差動トラ
ンジスタＱ３．Ｑ４のコレクタ出力ＶｏｕｔＬ Ｖｏｕ
ｔ２は、図示しない出力段回路に供給される。
この実施例回路のオフセット調整（トリミング）は、次
のようにして行われる。
のようにして行われる。
上記オフセット調整回路を含む演算増幅回路が全工程を
経て完成品とされた後、オフセット電圧の測定を行う。
経て完成品とされた後、オフセット電圧の測定を行う。
すなわち、全ポリシリコン抵抗を溶断させない状態では
、オン状態となっているトランジスタＱｌｎ及びＱ２ｎ
を通して定電圧が負荷抵抗ＲＬＩ″及びＲＬ２’ に供
給されるので、この抵抗ＲＬ １’及びＲＬ２’ のみ
が負荷抵抗として作用している。そして、差動トランジ
スタＱ３、Ｑ４のベースに同一の電圧を供給したとき、
出力電圧Ｖｏｕｔｌが出力電圧Ｖｏｕｔ２より小さくな
るとういうオフセット電圧Δ■が生じた時、上記設けて
おいた外部端子を利用して、ポリシリコン抵抗Ｒｉｉ’
ｌ ｎを溶断させる。これにより、トランジスタＱｌ
ｎがオフ状態となり、抵抗ＲＬ１ｎに上記定電圧が供給
されるので、トランジスタＱ３の負荷抵抗は、ＲＬＩｏ
＋ＲＬ １ ｎに増加する。したがって、出力電圧Ｖ
ｏｕｔｌが上記抵抗ＲＬ１ｎにおける電圧降下分だけ増
加するので、上記オフセット電圧Δ■を相殺させるよう
に作用する。上記抵抗ＲＬｎによっても上記オフセット
電圧ΔＶが相殺されない時は、同様に次の抵抗ＲＬ １
ｎ−１を追加するように、ポリシリコン抵抗ＲＦｎ−
１を溶断させる。このようにして、トランジスタＱ３の
負荷抵抗値の最小値をＲＬＩｏから最大値ＲＬ１° ＋
Ｒ−Ｌ１ｎ＋・−・・＋ＲＬ１１まで調整することがで
きる。
、オン状態となっているトランジスタＱｌｎ及びＱ２ｎ
を通して定電圧が負荷抵抗ＲＬＩ″及びＲＬ２’ に供
給されるので、この抵抗ＲＬ １’及びＲＬ２’ のみ
が負荷抵抗として作用している。そして、差動トランジ
スタＱ３、Ｑ４のベースに同一の電圧を供給したとき、
出力電圧Ｖｏｕｔｌが出力電圧Ｖｏｕｔ２より小さくな
るとういうオフセット電圧Δ■が生じた時、上記設けて
おいた外部端子を利用して、ポリシリコン抵抗Ｒｉｉ’
ｌ ｎを溶断させる。これにより、トランジスタＱｌ
ｎがオフ状態となり、抵抗ＲＬ１ｎに上記定電圧が供給
されるので、トランジスタＱ３の負荷抵抗は、ＲＬＩｏ
＋ＲＬ １ ｎに増加する。したがって、出力電圧Ｖ
ｏｕｔｌが上記抵抗ＲＬ１ｎにおける電圧降下分だけ増
加するので、上記オフセット電圧Δ■を相殺させるよう
に作用する。上記抵抗ＲＬｎによっても上記オフセット
電圧ΔＶが相殺されない時は、同様に次の抵抗ＲＬ １
ｎ−１を追加するように、ポリシリコン抵抗ＲＦｎ−
１を溶断させる。このようにして、トランジスタＱ３の
負荷抵抗値の最小値をＲＬＩｏから最大値ＲＬ１° ＋
Ｒ−Ｌ１ｎ＋・−・・＋ＲＬ１１まで調整することがで
きる。
一方、出力電圧Ｖｏｕｔ２が出力電圧Ｖｏｕｔｌより小
さくなるというオフセット電圧ΔＶが生じた場合には、
トランジスタＱ４のコレクタ負荷抵抗を上記同様に増加
させればよい。あるいは、上記両負荷抵抗の選択的な組
合せにより、オフセット電圧を相殺させるようにするも
のである。
さくなるというオフセット電圧ΔＶが生じた場合には、
トランジスタＱ４のコレクタ負荷抵抗を上記同様に増加
させればよい。あるいは、上記両負荷抵抗の選択的な組
合せにより、オフセット電圧を相殺させるようにするも
のである。
〔実施例２〕
第３図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、特に制限されないが、一方の差動Ｉ・
ランジスタＱ３のコレクタに設けられた固定負荷抵抗Ｒ
Ｌ１’に、並列形態の調整用抵抗Ｒ■、１２〜Ｒ１，１
３が直列に接続される。そして、各調整用抵抗ＲＬ１２
．ＲＬ１３には、ポリシリコン抵抗ＲＦ１２．ＲＦ１３
を介して上記同様な定電圧Ｖｒが印加されたトランジス
タＱ１２．ＱＪ３のエミッタから電圧供給が行われる。
ランジスタＱ３のコレクタに設けられた固定負荷抵抗Ｒ
Ｌ１’に、並列形態の調整用抵抗Ｒ■、１２〜Ｒ１，１
３が直列に接続される。そして、各調整用抵抗ＲＬ１２
．ＲＬ１３には、ポリシリコン抵抗ＲＦ１２．ＲＦ１３
を介して上記同様な定電圧Ｖｒが印加されたトランジス
タＱ１２．ＱＪ３のエミッタから電圧供給が行われる。
この実施例でも、−上述のようにオフセット調整を完成
品後において行うため、定電圧Ｖｒが供給される端子と
ポリシリコン抵抗ＲＦ１２．ＲＦ１３の他端とは、外部
端子Ｐ１〜Ｐ３に接続される。
品後において行うため、定電圧Ｖｒが供給される端子と
ポリシリコン抵抗ＲＦ１２．ＲＦ１３の他端とは、外部
端子Ｐ１〜Ｐ３に接続される。
また、他方の差動トランジスタＱ４のコレクタには、固
定負荷抵抗ＲＬ２’のみが設けられ、上記定電圧Ｖｒを
受けるトランジスタＱ２から電圧供給が行われる。この
実施例では、一方−のトランジスタＱ３の負荷抵抗のみ
で泗整を行うものであるので、抵抗Ｒ１，、］ ’ は
抵抗ＲＬ２’ より小さな抵抗値に形成されるものであ
る。
定負荷抵抗ＲＬ２’のみが設けられ、上記定電圧Ｖｒを
受けるトランジスタＱ２から電圧供給が行われる。この
実施例では、一方−のトランジスタＱ３の負荷抵抗のみ
で泗整を行うものであるので、抵抗Ｒ１，、］ ’ は
抵抗ＲＬ２’ より小さな抵抗値に形成されるものであ
る。
この実施例では、ポリシリコン抵抗ＲＦ１２゜ＲＦ１３
を溶断させない場合、トランジスタＱｌないしＱ１３を
介して定電圧が供給されるので、トランジスタＱ３の合
成負荷抵抗値は、抵抗ＲＬ１１ないしＲＬ１３の合成並
列抵抗値と、固定負荷抵抗ＲＬＩ°の抵抗値とを加算し
たものとなる。
を溶断させない場合、トランジスタＱｌないしＱ１３を
介して定電圧が供給されるので、トランジスタＱ３の合
成負荷抵抗値は、抵抗ＲＬ１１ないしＲＬ１３の合成並
列抵抗値と、固定負荷抵抗ＲＬＩ°の抵抗値とを加算し
たものとなる。
そして、上記ポリシリコン抵抗ＲＦ１２．ＲＦＩ３を溶
断させると、トランジスタＱ１２．Ｑ１３がオフ状態に
なり、対応する抵抗ＲＬ１２．ＲＬ１３が並列回路から
回路的に分離されて、合成並列抵抗値を大きくする。し
たがって、上記同様に選択的にポリシリコン抵抗の溶断
を行うことによりトランジスタＱ３の合成負荷抵抗を設
定してオフセント電圧を相殺させることができる。
断させると、トランジスタＱ１２．Ｑ１３がオフ状態に
なり、対応する抵抗ＲＬ１２．ＲＬ１３が並列回路から
回路的に分離されて、合成並列抵抗値を大きくする。し
たがって、上記同様に選択的にポリシリコン抵抗の溶断
を行うことによりトランジスタＱ３の合成負荷抵抗を設
定してオフセント電圧を相殺させることができる。
この実施例では、ヒユーズ手段を用いているので、固定
抵抗及びｍ整用攪抗値に関ｆＭなくその溶断を行うこと
ができる。したがって、個々のざ抗値を小さく設定する
ことができるから、同じバイアス電流■に対してより高
精度に、言い換えれば、より低オフセツト電圧の演算増
幅回路を実現することができる。ちなみに、第１図に示
すような調整回路では、ツェナーダイオードを短絡する
短絡電圧を得るため、各抵抗素子の抵抗値を比較的大き
な値に設定する必要があるので、数百Ω単位でしかその
調整を行うことができないため高精度のオフセント調整
ができないという欠点がある。また、これに伴いその方
負荷抵抗値も大きくなるので、高周波特性が悪化してし
まうものとなる。これに対して、上記〔実施例１〕、〔
実施例２〕のようなオフセット調整回路を用いた場合に
は、数十Ω単位でのオフセット澗笈を行うごともできる
とともに、高周波特性も大幅に改善できる。
抵抗及びｍ整用攪抗値に関ｆＭなくその溶断を行うこと
ができる。したがって、個々のざ抗値を小さく設定する
ことができるから、同じバイアス電流■に対してより高
精度に、言い換えれば、より低オフセツト電圧の演算増
幅回路を実現することができる。ちなみに、第１図に示
すような調整回路では、ツェナーダイオードを短絡する
短絡電圧を得るため、各抵抗素子の抵抗値を比較的大き
な値に設定する必要があるので、数百Ω単位でしかその
調整を行うことができないため高精度のオフセント調整
ができないという欠点がある。また、これに伴いその方
負荷抵抗値も大きくなるので、高周波特性が悪化してし
まうものとなる。これに対して、上記〔実施例１〕、〔
実施例２〕のようなオフセット調整回路を用いた場合に
は、数十Ω単位でのオフセット澗笈を行うごともできる
とともに、高周波特性も大幅に改善できる。
また、上記実施例のように、各抵抗にエミッタフォロワ
トランジスタを介して定電圧を供給するものでは、電源
電圧依存性を小さくすることができる。
トランジスタを介して定電圧を供給するものでは、電源
電圧依存性を小さくすることができる。
（１） ｍ算増幅回路が完成された後に、オフセット調
整を行うことができるので、ベレット付け、熱処理等に
よって生じる素子特性の変動によるオフセットも調整で
きるから低オフセツト化を図ることができるという効果
が得られる。
整を行うことができるので、ベレット付け、熱処理等に
よって生じる素子特性の変動によるオフセットも調整で
きるから低オフセツト化を図ることができるという効果
が得られる。
（２）上記（１）により、半導体ウェハ上に完成された
後の工程で発生する素子特性の変動も救済できるから、
製品歩留りを向上させることができるという効果が得ら
れる。
後の工程で発生する素子特性の変動も救済できるから、
製品歩留りを向上させることができるという効果が得ら
れる。
（３）完成品に対してオフセット調整を行うことができ
るから、個々の演算増幅回路間でのオフセット電圧を合
わせることができるという効果が得られる。
るから、個々の演算増幅回路間でのオフセット電圧を合
わせることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、オフセント調
整回路としては、第１図のようにツェナーダイオードを
用いるもの等種々の実施形態を採ることができる。また
、半導体ウェハ上に完成された時点で大きなオフセット
電圧を持つものに対しては、大まかなオフセット調整を
施しておいて、最終オフセット闘整を容易にするもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、オフセント調
整回路としては、第１図のようにツェナーダイオードを
用いるもの等種々の実施形態を採ることができる。また
、半導体ウェハ上に完成された時点で大きなオフセット
電圧を持つものに対しては、大まかなオフセット調整を
施しておいて、最終オフセット闘整を容易にするもので
あってもよい。
この発明は、半導体集積回路で構成され、オフセラ）Ｉ
ＩＩ整回路を内蔵する演算増幅回路に広（利用できるも
のである。
ＩＩ整回路を内蔵する演算増幅回路に広（利用できるも
のである。
第１図は、この発明に先だって考えられるオフセット調
整回路の一例を示す回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、この発明の他の一実施例を示す回路図である。 １・・抵抗回路、２・・調整回路 代理人弁理士 高橋 明夫 第 １ 図 第 ２ 図 第 ３１￥１
整回路の一例を示す回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、この発明の他の一実施例を示す回路図である。 １・・抵抗回路、２・・調整回路 代理人弁理士 高橋 明夫 第 １ 図 第 ２ 図 第 ３１￥１
Claims (1)
- 【特許請求の範囲】 １、差動トランジスタのコレクタに直列又は並列形態に
設けられた複数の抵抗素子からなる抵抗回路を選択的に
接続するトリミング回路と、そのトリミング用外部端子
とを具備することを特徴とする演算増幅回路。 ２、上記トリミング回路は、差動トランジスタのコレク
タに直列又は並列形態に設けられた複数の抵抗素子から
なる抵抗回路と、そのベースにヒユーズ手段を通して所
定の電圧が印加され、そのコレクタが電源電圧端子に接
続され、そのエミッタが上記抵抗回路の所定の端子に接
続され抵抗回路の合成抵抗値を設定するトランジスタと
により構成されるものであることを特徴とする特許請求
の範囲第１項記載の演算増幅回路。 ３、上記ヒユーズ手段は、ポリシリコン層によって形成
されるものであり、その両端に溶断電流を供給する外部
端子が設けられるものであることを特徴とする特許請求
の範囲第１又は第２項記載の演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11831683A JPS6012808A (ja) | 1983-07-01 | 1983-07-01 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11831683A JPS6012808A (ja) | 1983-07-01 | 1983-07-01 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012808A true JPS6012808A (ja) | 1985-01-23 |
Family
ID=14733653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11831683A Pending JPS6012808A (ja) | 1983-07-01 | 1983-07-01 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126416U (ja) * | 1991-05-08 | 1992-11-18 | セイコーエプソン株式会社 | 周波数調整用マスク |
-
1983
- 1983-07-01 JP JP11831683A patent/JPS6012808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126416U (ja) * | 1991-05-08 | 1992-11-18 | セイコーエプソン株式会社 | 周波数調整用マスク |
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