JP2880714B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2880714B2 JP2880714B2 JP63201075A JP20107588A JP2880714B2 JP 2880714 B2 JP2880714 B2 JP 2880714B2 JP 63201075 A JP63201075 A JP 63201075A JP 20107588 A JP20107588 A JP 20107588A JP 2880714 B2 JP2880714 B2 JP 2880714B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- trimming
- terminal
- terminals
- zener diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路に関し、特にツェナーザップによ
る抵抗トリミングを行うのに適した集積回路に関する。
る抵抗トリミングを行うのに適した集積回路に関する。
［従来の技術］ 従来、高精度の性能を有する集積回路を製造するため
に、ツェナーザッピング法が採用されてきた。ツェナー
ザッピング法とは、複数の抵抗からなる抵抗回路網にお
いて、いくつかの抵抗に予めツェナーダイオードを並列
に接続しておき、必要に応じてツェナーダイオードを過
大な電流によって破壊して抵抗を短絡し、もって、高精
度の抵抗回路網を得る抵抗トリミングの手法である。ツ
ェナーザップトリミング法が適用される従来の集積回路
について差動増幅器で構成される演算増幅器を例に挙
げ、第２図を参照して説明する。第２図において、トラ
ンジスタQ1、Q2、抵抗RL（＝RL1＋RL2＋RL3＋RL4＋
RL5）、RR（＝RR1＋RR2＋RR5）および定電流源11によっ
て、第１の差動増幅器が構成され、そして、この差動増
幅器には、第２の差動増幅器12が接続されている。第１
の差動増幅器の抵抗回路のうち、RL2、RL3、RL4およびR
R2には、それぞれ並列にツェナーザップ用のダイオード
D1、D2、D3およびD4が接続されている。この集積回路に
は電源端子１、接地端子２、入力端子３、４、出力端子
５の外にトリミング用内部端子６〜10が設けられてい
る。而して、この集積回路は、ウェハー状態で端子１〜
10を用いて、検査、測定、調整を受け、その後パッケー
ジ内に封止される。
に、ツェナーザッピング法が採用されてきた。ツェナー
ザッピング法とは、複数の抵抗からなる抵抗回路網にお
いて、いくつかの抵抗に予めツェナーダイオードを並列
に接続しておき、必要に応じてツェナーダイオードを過
大な電流によって破壊して抵抗を短絡し、もって、高精
度の抵抗回路網を得る抵抗トリミングの手法である。ツ
ェナーザップトリミング法が適用される従来の集積回路
について差動増幅器で構成される演算増幅器を例に挙
げ、第２図を参照して説明する。第２図において、トラ
ンジスタQ1、Q2、抵抗RL（＝RL1＋RL2＋RL3＋RL4＋
RL5）、RR（＝RR1＋RR2＋RR5）および定電流源11によっ
て、第１の差動増幅器が構成され、そして、この差動増
幅器には、第２の差動増幅器12が接続されている。第１
の差動増幅器の抵抗回路のうち、RL2、RL3、RL4およびR
R2には、それぞれ並列にツェナーザップ用のダイオード
D1、D2、D3およびD4が接続されている。この集積回路に
は電源端子１、接地端子２、入力端子３、４、出力端子
５の外にトリミング用内部端子６〜10が設けられてい
る。而して、この集積回路は、ウェハー状態で端子１〜
10を用いて、検査、測定、調整を受け、その後パッケー
ジ内に封止される。
［発明が解決しようとする問題点］ 従来の集積回路にあっては、トリミング用内部端子に
は、ウェハー状態でしかアクセスできないため、集積回
路をパッケージ内に封止した後には抵抗トリミングを行
うことは不可能であった。しかるに、ウェハーの状態で
トリミングを行いオフセット電圧の補正をしても、集積
回路の組立工程において、アイランド搭載時の応力や、
プラスチックモールド封入時のモールド樹脂による応力
の影響を受け、ピエゾ効果によって組立て後にオフセッ
ト電圧が変動する。そのため、従来の集積回路にあって
は、最終製品において、十分な精度が上げられず、良品
の収率も良くないという欠点があった。この点に対処し
て、組立工程終了後にも外部端子を用いて抵抗トリミン
グすることのできる集積回路も提案されている（例、特
開昭62-177960号公報）。しかしながら、これはトリミ
ング用のための特別の端子を設けるものであるので、そ
の外部端子配置は、第３図に示す演算増幅器の標準的端
子配置と合致しない。そのため、先に提案されたもの
は、外部端子数の増加という欠点がある外、ユーザーに
とっても使いにくいものであった。
は、ウェハー状態でしかアクセスできないため、集積回
路をパッケージ内に封止した後には抵抗トリミングを行
うことは不可能であった。しかるに、ウェハーの状態で
トリミングを行いオフセット電圧の補正をしても、集積
回路の組立工程において、アイランド搭載時の応力や、
プラスチックモールド封入時のモールド樹脂による応力
の影響を受け、ピエゾ効果によって組立て後にオフセッ
ト電圧が変動する。そのため、従来の集積回路にあって
は、最終製品において、十分な精度が上げられず、良品
の収率も良くないという欠点があった。この点に対処し
て、組立工程終了後にも外部端子を用いて抵抗トリミン
グすることのできる集積回路も提案されている（例、特
開昭62-177960号公報）。しかしながら、これはトリミ
ング用のための特別の端子を設けるものであるので、そ
の外部端子配置は、第３図に示す演算増幅器の標準的端
子配置と合致しない。そのため、先に提案されたもの
は、外部端子数の増加という欠点がある外、ユーザーに
とっても使いにくいものであった。
本発明は、上記の点に鑑みてなされたものであって、
その目的とするところは、標準的端子配置を変更するこ
となく、高精度で収率の高い集積回路を提供することに
ある。
その目的とするところは、標準的端子配置を変更するこ
となく、高精度で収率の高い集積回路を提供することに
ある。
［問題点を解決するための手段］ 本発明の集積回路は、複数の抵抗と、それぞれの抵抗
に並列に接続された複数のツェナーダイオードとを含む
抵抗回路網を有する集積回路において、集積回路の組立
て後に行なう選別検査において、専用の外部端子を設け
ることなく選別とトリミングとを実施しうるように、標
準的端子配置に変更を加えることなく配置された外部端
子のみを用いて、少なくとも一つのツェナーダイオード
の導通を可能にしたものである。
に並列に接続された複数のツェナーダイオードとを含む
抵抗回路網を有する集積回路において、集積回路の組立
て後に行なう選別検査において、専用の外部端子を設け
ることなく選別とトリミングとを実施しうるように、標
準的端子配置に変更を加えることなく配置された外部端
子のみを用いて、少なくとも一つのツェナーダイオード
の導通を可能にしたものである。
［実施例］ 次に、第１図を参照して、本発明の一実施例について
説明する。第１図に図示したものは、演算増幅器の例で
あって、この図において、第２図と同一の記号を付せら
れたものは同一のものを意味している。第１図のものに
おいては、従来例のものと異なって、抵抗回路網におい
て抵抗RL7と抵抗RR7とが付加されており、そして、それ
ぞれの抵抗にはツェナーダイオードD5とD6とが並列に接
続されている。更に、出力端子５と接地端子２間には、
PNPトランジスタQ3、Q4、R1、R2、R3、R4およびダイオ
ードD7が接続され、また、ツェナーダイオードD5、D6の
一端と接地端子２間にはNPNトランジスタQ5、Q6が接続
されている。そして、トランジスタQ3、Q4のベースは電
源端子１に、また、トランジスタQ5、Q6のベースは、そ
れぞれ、トランジスタQ3、Q4のコレクタに接続されてい
る。
説明する。第１図に図示したものは、演算増幅器の例で
あって、この図において、第２図と同一の記号を付せら
れたものは同一のものを意味している。第１図のものに
おいては、従来例のものと異なって、抵抗回路網におい
て抵抗RL7と抵抗RR7とが付加されており、そして、それ
ぞれの抵抗にはツェナーダイオードD5とD6とが並列に接
続されている。更に、出力端子５と接地端子２間には、
PNPトランジスタQ3、Q4、R1、R2、R3、R4およびダイオ
ードD7が接続され、また、ツェナーダイオードD5、D6の
一端と接地端子２間にはNPNトランジスタQ5、Q6が接続
されている。そして、トランジスタQ3、Q4のベースは電
源端子１に、また、トランジスタQ5、Q6のベースは、そ
れぞれ、トランジスタQ3、Q4のコレクタに接続されてい
る。
この集積回路は、ウェハー状態のときには、第２図に
図示した従来例と同様に、端子１〜５およびトリミング
用内部端子６〜10を用い、必要に応じて、ツェナーダイ
オードD1〜D4のうちのいくつかを破壊して、該当する抵
抗を短絡する。本発明のものにおいては、組立工程完了
後においても、外部端子１〜５を用いてツェナーザップ
トリミングを行うことが可能である。このトリミング
は、次のように行われる。即ち、電源端子１−接地端子
２間および出力端子５−接地端子２間に、出力端子５の
電圧が電源端子１のそれより高くなるように電圧を印加
する。このとき、電圧値を適当に選べば、トランジスタ
Q4が導通し、トランジスタQ3が導通しないようにするこ
とができる。この際、電源端子１に、トランジスタQ6の
飽和電圧とツェナーダイオードの破壊電圧との和以上の
電圧を印加しておくと、トランジスタQ6が導通し、ツェ
ナーダイオードD6を破壊し、抵抗RR7を短絡することが
できる。出力端子５の電圧を更に上げると、トランジス
タQ3、Q5も導通し、ツェナーダイオードD5を破壊し、抵
抗RL7を短絡することができる。この状況を表にまとめ
ると下記のとおりになる。
図示した従来例と同様に、端子１〜５およびトリミング
用内部端子６〜10を用い、必要に応じて、ツェナーダイ
オードD1〜D4のうちのいくつかを破壊して、該当する抵
抗を短絡する。本発明のものにおいては、組立工程完了
後においても、外部端子１〜５を用いてツェナーザップ
トリミングを行うことが可能である。このトリミング
は、次のように行われる。即ち、電源端子１−接地端子
２間および出力端子５−接地端子２間に、出力端子５の
電圧が電源端子１のそれより高くなるように電圧を印加
する。このとき、電圧値を適当に選べば、トランジスタ
Q4が導通し、トランジスタQ3が導通しないようにするこ
とができる。この際、電源端子１に、トランジスタQ6の
飽和電圧とツェナーダイオードの破壊電圧との和以上の
電圧を印加しておくと、トランジスタQ6が導通し、ツェ
ナーダイオードD6を破壊し、抵抗RR7を短絡することが
できる。出力端子５の電圧を更に上げると、トランジス
タQ3、Q5も導通し、ツェナーダイオードD5を破壊し、抵
抗RL7を短絡することができる。この状況を表にまとめ
ると下記のとおりになる。
但し、V1は電源端子１の電圧、V5は出力端子５の電圧で
ある。よって、本実施例によれば、ウェハー段階での4b
itのザッピングに加えて、組立て後に、更に1.5bitの補
正が可能となる。一般に、演算増幅器に対しては、電源
端子、接地端子、出力端子および入力端子２個の合計５
端子が、最低限必要となるが、この種集積回路の標準的
端子配置を第３図に示す。この図において、（ａ）には
２回路が実装されており、（ｂ）には４回路が実装され
ている。而して、本発明によれば、集積回路の組立て工
程終了後において、従来から標準的に用いられてきた端
子のみを用いて抵抗トリミングを行うことができる。
ある。よって、本実施例によれば、ウェハー段階での4b
itのザッピングに加えて、組立て後に、更に1.5bitの補
正が可能となる。一般に、演算増幅器に対しては、電源
端子、接地端子、出力端子および入力端子２個の合計５
端子が、最低限必要となるが、この種集積回路の標準的
端子配置を第３図に示す。この図において、（ａ）には
２回路が実装されており、（ｂ）には４回路が実装され
ている。而して、本発明によれば、集積回路の組立て工
程終了後において、従来から標準的に用いられてきた端
子のみを用いて抵抗トリミングを行うことができる。
［発明の効果］ 以上、説明したように、本発明は従来から用いられて
きたウェハー段階でザッピングできるツェナーダイオー
ドの外に、集積回路の組立て工程終了後に、標準的に備
えられた外部端子によってザッピングできるツェナーダ
イオード設けたものであるから、本発明によれば、組立
て工程終了後に、組立て工程段階における素子特性の変
動を補正し、かつ、精度の追い込みをすることができ、
より精度の高い集積回路を収率よく提供することができ
る。また、外部端子の配置に何ら変更を加えるものでは
ないから、そのための製造工程の変更を伴わずに上記効
果を得ることができる。
きたウェハー段階でザッピングできるツェナーダイオー
ドの外に、集積回路の組立て工程終了後に、標準的に備
えられた外部端子によってザッピングできるツェナーダ
イオード設けたものであるから、本発明によれば、組立
て工程終了後に、組立て工程段階における素子特性の変
動を補正し、かつ、精度の追い込みをすることができ、
より精度の高い集積回路を収率よく提供することができ
る。また、外部端子の配置に何ら変更を加えるものでは
ないから、そのための製造工程の変更を伴わずに上記効
果を得ることができる。
第１図は、本発明の一実施例の集積回路の回路図、第２
図は、従来の集積回路の回路図、第３図は、集積回路の
標準的端子配置図である。 RL1、RL2、RL3、RL4、RL5、RL7、RR1、RR2、RR5、RR7、
R1、R2、R3、R4……抵抗、Q1、Q2、Q3、Q4、Q5、Q6……
トランジスタ、D1、D2、D3、D4、D5、D6……ツェナーダ
イオード、D7……ダイオード、１……電源端子、２……
接地端子、３、４……入力端子、５……出力端子、６、
７、８、９、10……トリミング用内部端子、11……定電
流源、12……第２の差動増幅器。
図は、従来の集積回路の回路図、第３図は、集積回路の
標準的端子配置図である。 RL1、RL2、RL3、RL4、RL5、RL7、RR1、RR2、RR5、RR7、
R1、R2、R3、R4……抵抗、Q1、Q2、Q3、Q4、Q5、Q6……
トランジスタ、D1、D2、D3、D4、D5、D6……ツェナーダ
イオード、D7……ダイオード、１……電源端子、２……
接地端子、３、４……入力端子、５……出力端子、６、
７、８、９、10……トリミング用内部端子、11……定電
流源、12……第２の差動増幅器。
Claims (1)
- 【請求項１】複数の抵抗および該複数の抵抗のうちいく
つかの抵抗と並列に接続されたトリミング用のツェナー
ダイオードを含む抵抗回路網を備える内部機能回路と、
標準的端子配置に変更を加えることなく配置された電源
供給用および信号入出力用の外部端子とを有する集積回
路であって、前記外部端子に印加される電圧によって前
記ツェナーダイオードを導通させることのできる回路を
有し、前記外部端子のみを用いて抵抗のトリミングを行
うことが可能に構成された集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201075A JP2880714B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201075A JP2880714B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250474A JPH0250474A (ja) | 1990-02-20 |
| JP2880714B2 true JP2880714B2 (ja) | 1999-04-12 |
Family
ID=16434977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201075A Expired - Lifetime JP2880714B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880714B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177960A (ja) * | 1986-01-30 | 1987-08-04 | Nec Ic Microcomput Syst Ltd | 集積回路 |
-
1988
- 1988-08-12 JP JP63201075A patent/JP2880714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250474A (ja) | 1990-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06140512A (ja) | トリミング回路 | |
| US3890610A (en) | High-precision digital-to-analog converters | |
| US4777471A (en) | Apparatus for multiple link trimming in precision integrated circuits | |
| JP2924910B2 (ja) | 差動増幅器のオフセット・トリム回路 | |
| JP2880714B2 (ja) | 集積回路 | |
| JPS5652420A (en) | Constant-current circuit | |
| US4625181A (en) | Integrated semiconductor circuit with a ring oscillator | |
| US3979663A (en) | Constant current source | |
| US4628249A (en) | Power supply having a predetermined value of input impedance | |
| JPH0570307B2 (ja) | ||
| US5144169A (en) | Operational amplifier circuit | |
| US5923209A (en) | Two trim current source and method for a digital-to-analog converter | |
| US7057443B2 (en) | Temperature independent current source and active filter circuit using the same | |
| JPS6252486B2 (ja) | ||
| JP2815038B2 (ja) | 半導体集積回路のトリミング装置 | |
| JP2002184954A (ja) | トリミングが施される定電流回路 | |
| JP2730107B2 (ja) | カレントミラー回路 | |
| JPH0731303Y2 (ja) | 電圧発生回路 | |
| JPH10509002A (ja) | Ｉｃ構成部分のためのウェーハ段階での温度補償 | |
| JP3228165B2 (ja) | トリミング方法 | |
| JPS6059413A (ja) | 電圧安定化集積回路装置 | |
| JPH0251281B2 (ja) | ||
| JPH03136349A (ja) | 集積回路の製造方法 | |
| JP2606231Y2 (ja) | コンパレータ | |
| JPH04371011A (ja) | モノリシックフィルタ回路 |