JPS60121772A - Nonvolatile semiconductor memory device - Google Patents
Nonvolatile semiconductor memory deviceInfo
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- JPS60121772A JPS60121772A JP23096583A JP23096583A JPS60121772A JP S60121772 A JPS60121772 A JP S60121772A JP 23096583 A JP23096583 A JP 23096583A JP 23096583 A JP23096583 A JP 23096583A JP S60121772 A JPS60121772 A JP S60121772A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不揮発性半導体メモリ装置に係シ、特にポリ
シリコンをゲートとする8 N OS (5ilioo
nNitride 0xide Sem1conduc
tor)形不揮発性半導体メモリ装置の改良に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a nonvolatile semiconductor memory device, and in particular to an 8N OS (5ilioo
nNitride Oxide Sem1conduc
The present invention relates to improvements in nonvolatile semiconductor memory devices.
以下、一つの半導体基板上に通常のポリシリコンゲート
のMO8ii界効果トランジスタ(MOSFET)とポ
リシリコンゲートの5NO8電界効果形メモリトランジ
スタ(以下r 5NOSメモリトランジスタ」という。Hereinafter, an ordinary polysilicon gate MO8II field effect transistor (MOSFET) and a polysilicon gate 5NO8 field effect memory transistor (hereinafter referred to as r5NOS memory transistor) are formed on one semiconductor substrate.
)とを形成した場合の構造について、nチャネルの場合
を例にとって説明する。) will be explained by taking an n-channel case as an example.
第1図は従来の装置の構成を示す断面図、第2図はその
平面図である0図において、(l)はp形シリコン基板
、(2)はフィールド酸化膜、(3)はMOSFETの
ゲート酸化シリコン膜、(4)はMOSFETのポリシ
リコンゲート(第1のゲート)、(5)は5NOSメモ
リトランジスタの極めて薄い酸化シリコン膜、(6)は
5NOSメモリトランジスタのゲート窒化シリコン膜、
(7)は5NOSメモリトランジスタのポリシリコンゲ
ート(第2のゲート)、(8)は上記MO8FETおよ
び5NOSメモリトランジスタのノース。ドレインであ
る。また、第1図では省略して示さなかったが、第2図
に示したように、各ゲート(4)および(7)並びにノ
ース。ドレイン(8)からはそれらの上に形成された表
面絶縁膜(図示省略)にそれぞれ穿たれたコンタクト孔
(9)を介して配線(101が引き出される。Figure 1 is a sectional view showing the configuration of a conventional device, and Figure 2 is its plan view. In Figure 0, (l) is a p-type silicon substrate, (2) is a field oxide film, and (3) is a MOSFET. Gate silicon oxide film, (4) is the polysilicon gate (first gate) of MOSFET, (5) is the extremely thin silicon oxide film of 5NOS memory transistor, (6) is the gate silicon nitride film of 5NOS memory transistor,
(7) is the polysilicon gate (second gate) of the 5NOS memory transistor, and (8) is the north of the MO8FET and 5NOS memory transistor. It is a drain. Although not shown in FIG. 1, as shown in FIG. 2, each gate (4) and (7) and the north. Wiring lines (101) are led out from the drains (8) through contact holes (9) formed in surface insulating films (not shown) formed thereon.
次に、この従来装置の製造方法の概略を説明しておく。Next, an outline of the manufacturing method of this conventional device will be explained.
まず、通常の選択酸化技術によってシリコン基板fl+
の嵌面部の一部にフィールド酸化膜(2)を形成し、フ
ィールド酸化M(21相互間のシリコン基板+11の露
出面を活性領域とする。次に、ウェット酸化によって酸
化膜を厚さ700A程度に生成した、CVD法によって
第1のポリシリコン層を堆積させる。その後に、拡散法
によって第1のポリシリコン層にリンをドープしてこの
ポリシリコンのシート抵抗を15Ω/IX]程度とする
。次に、この第1のポリシリコン層の上に生じたリンガ
ラス層を例えばフッ化水素(HF)などを含む液でエツ
チング除去した後に、ホトレジストiを全上面に塗布し
F9r要の露光、現像処理を経てMOSFETのゲート
を形成すべき部位にレジスト膜を残し、これをマスクと
したプラズ了エツチング法によって、レジスト膜が残存
している部分以外のポリシリコンを除去し、続いて酸化
膜にもエツチングを施して、第1図に示すMOSFET
のポリシリコンゲート(4)およびゲート酸化膜(3)
を形成する。次に、窒素(N2)希釈酸素(o2)中で
850〜900℃の温度での酸化によって厚さ約20A
のシリコン酸化膜を形成し、引続いてCVD法によって
厚さ約500Aのシリコン窒化膜を形成する。その後に
このシリコン窒化膜の上に第2のポリシリコン層を約3
000Aの厚さに堆積させた後、ホトエツチングによっ
て第2のゲ−) +71、ゲート窒化膜(6)及び極薄
ゲート酸化膜(5)を形成する。その後に加速電圧60
kVでドーズ2×5 −2
10 am のリンイオンをシリコン基板111内に打
込んでMOSFETおよび5NOSメモリトランジスタ
のソース、ドレインn+形領域(8)を形成する。この
ようにして第1図に示した従来装置が得られる。First, a silicon substrate fl+ is formed by ordinary selective oxidation technology.
A field oxide film (2) is formed on a part of the fitting surface of the field oxide M (21), and the exposed surface of the silicon substrate +11 between the two is used as an active region.Next, the oxide film is formed to a thickness of about 700A by wet oxidation. A first polysilicon layer is deposited using the CVD method.Then, the first polysilicon layer is doped with phosphorus using a diffusion method to make the sheet resistance of this polysilicon about 15Ω/IX]. Next, after removing the phosphorus glass layer formed on the first polysilicon layer by etching with a liquid containing hydrogen fluoride (HF), photoresist i is applied to the entire upper surface, exposed to light using F9r, and developed. After the process, a resist film is left in the area where the gate of the MOSFET is to be formed, and using this as a mask, the polysilicon is removed from areas other than the areas where the resist film remains, and then the oxide film is also etched. After etching, the MOSFET shown in Figure 1 is
polysilicon gate (4) and gate oxide film (3)
form. Then, a thickness of about 20 A
A silicon oxide film of approximately 500 Å in thickness is then formed by a CVD method. After that, a second polysilicon layer of about 300 mL is deposited on top of this silicon nitride film.
After depositing to a thickness of 0.000A, a second gate (+71) gate nitride film (6) and a very thin gate oxide film (5) are formed by photoetching. Then acceleration voltage 60
Phosphorus ions are implanted into the silicon substrate 111 at a dose of 2×5 −2 10 am at kV to form the source and drain n+ type regions (8) of the MOSFET and the 5NOS memory transistor. In this way, the conventional device shown in FIG. 1 is obtained.
この不揮発性メモリ装置の動作は周知であるので説明を
省略する。Since the operation of this nonvolatile memory device is well known, the explanation will be omitted.
ところで、この従来の不揮発性半導体メモリ装置では別
個に形成された通常のMO8F’FiTと5NOSメモ
リトランジスタとが対をなして1ビット分のメモリ素子
を構成しているので、ビット当りに占める面積が大きく
、大容量化した場合チップ面積が大きくなるという欠点
をゼしている。By the way, in this conventional nonvolatile semiconductor memory device, a normally MO8F'FiT and a 5NOS memory transistor formed separately form a pair to constitute a memory element for one bit, so the area occupied per bit is small. It has the disadvantage that the chip area becomes larger when the capacity is increased.
この発明は以上のような点に鑑みてなされたもので、通
常のMO8FFiTのゲート領域に直接隣接して5NO
Sメモリトランジスタのゲート領域を形成することによ
って、1ビット当りのチップ面の小さい新規な構造の不
揮発性半導体メモリ装置を提供するものである。This invention was made in view of the above-mentioned points.
By forming the gate region of the S memory transistor, a non-volatile semiconductor memory device with a novel structure in which the chip area per bit is small is provided.
第3図はこの発明の一実施例の構成を示す断面図、第4
図はその平面図で、第1図、第2図の従来例と同一符号
は同等部分を示し、その説明は重複を避ける。なお、第
3図にはコンタクト孔(9)および配線側は省略しであ
る。FIG. 3 is a sectional view showing the configuration of an embodiment of the present invention, and FIG.
The figure is a plan view of the same, and the same reference numerals as in the conventional example shown in FIGS. 1 and 2 indicate the same parts, and the description thereof will be avoided from duplication. Note that the contact hole (9) and the wiring side are omitted in FIG.
この実施例の構成の理解を助けるために、その製造方法
を説明するが、その製造方法は従来例のそれと同様であ
る。ただ、この実施例では、従来例の製造方法と同様に
第1のポリシリコンゲート(4)を形成した後に、その
両側に極薄ゲート酸化膜(5)を形成し、その上と第1
のポリシリコンゲート(4)の上とにわたって、ゲート
窒化膜(6)および第2のポリシリコンゲート(7)を
形成している。そして、第4図に示したA部が通常のM
OSFETのゲート部で、B部が5NOSメモリトラン
ジスタのゲート部である。In order to help understand the structure of this embodiment, its manufacturing method will be explained, but the manufacturing method is similar to that of the conventional example. However, in this example, after forming the first polysilicon gate (4) in the same way as in the conventional manufacturing method, ultra-thin gate oxide films (5) are formed on both sides of the first polysilicon gate (4).
A gate nitride film (6) and a second polysilicon gate (7) are formed over and over the polysilicon gate (4). The A part shown in Fig. 4 is the normal M
In the gate part of the OSFET, part B is the gate part of the 5NOS memory transistor.
以上のように、この実施例では通常のMOSFETのゲ
ート部Aの両側に直接隣接して5NOSメモリトランジ
スタのゲート部Bを形成したので、メモリ装置として1
ビツト当シの面積を小さくできる。As described above, in this embodiment, the gate part B of the 5NOS memory transistor is formed directly adjacent to both sides of the gate part A of a normal MOSFET, so that it can be used as a memory device.
The area of the bit area can be reduced.
第5図はこの発明の他の実施例の構成を示す平面図で、
この実施例では通常のMOSFETのゲート部Aのソー
ス側またはドレイン側の一方にのみこれに直接隣接して
5NOSメモリトランジスタのゲート部Bを形成したも
ので、第3図、第4図に示した実施例と同様の効果を得
られる。FIG. 5 is a plan view showing the configuration of another embodiment of the present invention.
In this embodiment, the gate part B of a 5NOS memory transistor is formed directly adjacent to either the source side or the drain side of the gate part A of a normal MOSFET, as shown in FIGS. 3 and 4. The same effects as in the embodiment can be obtained.
なお、」二側ではnチャネルの場合について説明したが
pチャネルの場合または相補形の場合にもこの発明は適
用できる。Note that although the case of n-channel has been described in the second section, the present invention can also be applied to the case of p-channel or complementary type.
以上説明したように、この発明になる不揮発性半導体メ
モリ装置では通常のMOSFETのゲート領域に直接隣
接して5NOSメモリトランジスタのゲート領域を形成
したので、1ビット当りの面積を小さくでき、メモリ全
体のチップサイズを大幅に減少させることができる。As explained above, in the non-volatile semiconductor memory device of the present invention, the gate region of the 5NOS memory transistor is formed directly adjacent to the gate region of a normal MOSFET, so the area per bit can be reduced, and the area of the entire memory can be reduced. Chip size can be significantly reduced.
第1図は従来の不揮発性半導体メモリ装置の構成を示す
断面図、第2図はその平面図、第3図はこの発明の一実
施例の構成を示す断面図、第4図はその平面図、第5図
はこの発明の他の実施例の構成を示す平面図である。
図において、(1)は半導体基板、(3)はゲート際化
シリコン膜、(4)は第1のポリシリコンゲート層、(
5)は極めて薄い酸化シリコン膜、(6)はゲート窒化
シリコン膜、(7)は第2のポリシリコンゲート層、(
8)はソース、ドレイン領域、AはMOB電界効果トラ
ンジスタのゲート部、Bは5NO8電界効果形メモリト
ランジスタのゲート部である。
なお、図中同一符号は同一または相当部分を示す。
代理人 大岩増雄
第1図
第2図
第3図
第4図
手続補正酊(自発)
特許庁長官殿
1、事件の表示 特願昭58−230965号2、発明
の名称 不揮発性半導体メモリ装置3、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区丸の内二丁目2番3号名 称
(601)三菱電機株式会社
代表者片山仁八部
4、代理人
5、補正の対象
明細書の発明の詳細な説明の欄並びに図面の第2図、第
4図および第5図
6、補正の内容
(11明細書の第5頁第18行K「チップ面の」とある
のを「チップ面積の」と訂正する。
(2)図面の第2図、第4図および第5図を添付図面の
とおり訂正する。
7、−添付書類の目録
訂正後の第2図、第4図および第5図を示す図面 1通
以上
第2図
第4図
第5図FIG. 1 is a sectional view showing the structure of a conventional nonvolatile semiconductor memory device, FIG. 2 is a plan view thereof, FIG. 3 is a sectional view showing the structure of an embodiment of the present invention, and FIG. 4 is a plan view thereof. , FIG. 5 is a plan view showing the configuration of another embodiment of the present invention. In the figure, (1) is a semiconductor substrate, (3) is a gate border silicon film, (4) is a first polysilicon gate layer, (
5) is an extremely thin silicon oxide film, (6) is a gate silicon nitride film, (7) is a second polysilicon gate layer, (
8) are the source and drain regions, A is the gate portion of the MOB field effect transistor, and B is the gate portion of the 5NO8 field effect memory transistor. Note that the same reference numerals in the figures indicate the same or corresponding parts. Agent: Masuo Oiwa; Figure 1; Figure 2; Relationship with the case of the person making the amendment Patent applicant address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name
(601) Mitsubishi Electric Co., Ltd. Representative Hitoshi Katayama 4, Agent 5, Detailed description of the invention in the specification subject to amendment and drawings 2, 4 and 5 6, amendment Contents (11 Specification, page 5, line 18 K "of the chip surface" is corrected to "of the chip area". (2) Figures 2, 4 and 5 of the drawings are attached to the attached drawings. 7. - Drawings showing Figures 2, 4, and 5 after the catalog of attached documents has been corrected. One or more copies of Figures 2, 4, and 5.
Claims (1)
と第1のポリシリコンゲート層とを重畳したゲート構造
を有するMO811L界効果トランジスタと、極めて薄
い酸化シリコン膜とゲート屋化シリコン膜と第2のポリ
シリコンゲート層とを重畳したゲート構造を有するS
N OS (8i11con N1trideOxid
e Sem1concluctor) it界効果形メ
モリトランジスタとを形成してなるものにおいて、上記
MO81jL界効果トランジスタのゲートと上記3 N
OSi界効果形メモリトランジスタのゲートとを直接
隣接して形成するとともに上記両ト2ンジスタのンース
およびドレインをそれぞれ共通にしたことを特命とする
不搗発性半導体メモリ装置。 (21MO8電界効果トランジスタのゲートの両側にF
INO8%界効果形メモリトランジスタのゲートを形成
したことを特徴とする特許請求の範囲第1項記載の不揮
発性半導体メモリ装置。 [31MO8電界効果トランジスタのゲートの片側に5
NOB電界効果形メモリド2ンジスタのゲートを形成し
たことを特徴とする特許請求の範囲第1項記載の不揮発
性半導体メ七す装置。[Claims] il+ An MO811L field effect transistor having a gate structure in which a gate silicon oxide film and a first polysilicon gate layer are overlapped on the same semiconductor substrate, an extremely thin silicon oxide film and a gate oxide silicon S having a gate structure in which a film and a second polysilicon gate layer are overlapped
N OS (8i11con N1trideOxid
e Sem1constructor) it field effect type memory transistor, the gate of the MO81jL field effect transistor and the 3N
A non-disruptive semiconductor memory device characterized in that the gate of an OSi field-effect memory transistor is formed directly adjacent to the gate, and the source and drain of both transistors are made common. (F on both sides of the gate of the 21MO8 field effect transistor)
2. The nonvolatile semiconductor memory device according to claim 1, wherein a gate of an INO 8% field effect type memory transistor is formed. [5 on one side of the gate of the 31MO8 field effect transistor
2. A nonvolatile semiconductor memory device according to claim 1, characterized in that the gate of a NOB field effect memory transistor is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23096583A JPS60121772A (en) | 1983-12-05 | 1983-12-05 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23096583A JPS60121772A (en) | 1983-12-05 | 1983-12-05 | Nonvolatile semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60121772A true JPS60121772A (en) | 1985-06-29 |
Family
ID=16916093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23096583A Pending JPS60121772A (en) | 1983-12-05 | 1983-12-05 | Nonvolatile semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60121772A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5530845A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
JPS55138278A (en) * | 1979-04-11 | 1980-10-28 | Hitachi Ltd | Semiconducor non-volatile memory |
-
1983
- 1983-12-05 JP JP23096583A patent/JPS60121772A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5530845A (en) * | 1978-08-28 | 1980-03-04 | Hitachi Ltd | Method for manufacturing fixed memory |
JPS55138278A (en) * | 1979-04-11 | 1980-10-28 | Hitachi Ltd | Semiconducor non-volatile memory |
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